MAX 10外部存储器接口用户指南

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ID 683087
日期 2/21/2017
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1. MAX 10外部存储器接口概述 2. MAX 10外部存储器接口体系结构和功能 3. MAX® 10外部存储器接口设计考量 4. MAX® 10外部存储器接口实现指南 5. MAX® 10 UniPHY IP内核参考 A. MAX 10外部存储器接口用户指南存档 7. MAX® 10外部存储器接口用户指南的附加信息
1. MAX 10外部存储器接口概述 x
1.1. MAX® 10外部存储器接口支持和性能
2. MAX 10外部存储器接口体系结构和功能 x
2.1. 外部存储器接口的 MAX® 10 I/O Bank 2.2. MAX 10 DQ/DQS组 2.3. MAX® 10外部存储器接口最大宽度 2.4. MAX 10存储控制器 2.5. MAX® 10外部存储器读数据通路 2.6. MAX® 10外部存储器写入数据通路 2.7. MAX® 10地址/命令路径 2.8. MAX® 10 PHY时钟(PHYCLK)网络 2.9. VT跟踪的相位检测器 2.10. 片上匹配 2.11. 锁相环 2.12. MAX® 10低功耗模式
2.5. MAX® 10外部存储器读数据通路 x
2.5.1. DDR输入寄存器
2.6. MAX® 10外部存储器写入数据通路 x
2.6.1. DDR输出寄存器
3. MAX® 10外部存储器接口设计考量 x
3.1. MAX® 10 DDR2和DDR3设计考量 3.2. LPDDR2设计考量 3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制 3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 3.5. 指南：读取 MAX® 10管脚输出文件
3.1. MAX® 10 DDR2和DDR3设计考量 x
3.1.1. DDR2/DDR3外部存储器接口管脚 3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案
3.1.1. DDR2/DDR3外部存储器接口管脚 x
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.1.1.2. 数据屏蔽管脚 3.1.1.3. DDR2/DDR3纠错编码管脚 3.1.1.4. DDR2/DDR3地址和控制/命令管脚 3.1.1.5. 存储器时钟管脚
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3
3.2. LPDDR2设计考量 x
3.2.1. LPDDR2外部存储器接口管脚 3.2.2. LPPDDR2电源变动限制 3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案
3.2.1. LPDDR2外部存储器接口管脚 x
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.2.1.2. 数据屏蔽管脚 3.2.1.3. LPDDR2地址和控制/命令管脚 3.2.1.4. 存储器时钟管脚
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2
4. MAX® 10外部存储器接口实现指南 x
4.1. UniPHY IP内核 4.2. LPDDR2外部存储器接口实现 4.3. DDR2和DDR3外部存储器接口实现
4.2. LPDDR2外部存储器接口实现 x
4.2.1. 支持的LPDDR2拓扑结构
4.3. DDR2和DDR3外部存储器接口实现 x
4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构
5. MAX® 10 UniPHY IP内核参考 x
5.1. MAX® 10的UniPHY参数设置
5.1. MAX® 10的UniPHY参数设置 x
5.1.1. UniPHY参数—PHY Settings 5.1.2. UniPHY参数—Memory Parameters 5.1.3. UniPHY参数—Memory Timing 5.1.4. UniPHY参数—Board Settings 5.1.5. UniPHY参数—Controller Settings 5.1.6. UniPHY参数—Diagnostics
7. MAX® 10外部存储器接口用户指南的附加信息 x
B.1. MAX® 10外部存储器接口用户指南的文件修订历史
1. MAX 10外部存储器接口概述
2. MAX 10外部存储器接口体系结构和功能
3. MAX® 10外部存储器接口设计考量
4. MAX® 10外部存储器接口实现指南
5. MAX® 10 UniPHY IP内核参考
A. MAX 10外部存储器接口用户指南存档
7. MAX® 10外部存储器接口用户指南的附加信息

2.4. MAX 10存储控制器

MAX® 10器件使用HPC II外部存储控制器。
表 4.   MAX® 10存储控制器的特性
功能 说明
Half-Rate Operation

该控制器和用户逻辑可以在1/2存储器时钟速率下运行。

Controller Latency

该控制器在本地接口的读请求和写请求之间含有一个低功耗最佳时间，并且存储器命令被发送到AFI接口。

Data Reordering

该存储控制器将会根据需要重新安排读写请求，从而完成最有效的数据吞吐量。

Starvation Control

该控制器实现一个starvation计数器以限制命令未送达的时间。这个计数器确保不会因为数据的重新安排，使得低优先级请求被无限期地忽视。可以设置一个starvation限制，以确保在starvation计数器达到指定限制后就立即执行等待命令。

Priority Bypass

该存储控制器接受用户请求以旁路被数据重新安排建立的优先级。当控制器检测到一个高优先级请求时，它支持该请求旁路当前的列队。高优先级请求之后立即进行处理，减少了延迟。

Standard Interface

该存储控制器使用Avalon-ST作为本地接口，通过适配器支持灵活地对Avalon-MM、AXI或专用协议进行扩展。

Avalon-MM Data Slave Local Interface

控制器支持Intel Avalon Memory-Mapped协议。

Bank Management

该存储控制器基于输入的流量，将会智能地保持打开一页，提高了效率，特别是随机传输(random traffic)的效率。

Streaming Reads and Writes

该存储控制器可以连续地发出读写操作，当bank打开时，可以在每个时钟周期中顺序地选择地址。该功能对大量数据具有非常高的效率。

Bank Interleaving

该存储控制器可以连续地发出读写操作以随机选择地址。这个bank地址必须被用户逻辑正确地进行循环。

Predictive Bank Management

该存储控制器可以提早发出bank管脚命令，这样当出现读写操作时，就会打开正确的行。这一功能提高了有效性。

Quasi-1T Address/Command Half-Rate

一个控制器时钟周期等于两个1/2接口的存储器时钟周期。为了最大化命令带宽，存储控制器在每个控制器时钟周期上提供了支持两个存储器命令的选项。这一控制器被限制在第一个时钟相位上发出行命令以及在第二时钟相位上发出列命令，或反之亦然。行命令包括激活和预充电命令；列命令包括读写命令。

Built-In Burst Adaptor

该存储控制器在本地接口上能够接受任意大小的突发，并映射这些突发到有效的存储器命令中。

Self-Refresh Controls and User Auto-Refresh Controls

该存储控制器能够发出自更新(self-refresh)命令，并可以通过一个边带接口进行自动刷新(auto-refresh)。

Enable Auto Power-Down

如果没有接收到命令，存储控制器能够关电。

二级标题