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5.1.5. UniPHY参数—Controller Settings
参数 | 说明 |
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Generate power-of-2 data bus widths for Qsys or SOPC Builder | 将Avalon-MM侧数据总线向下取整到最接近的2次幂。您必须对Qsys系统使能此选项。 此选项使能时,Avalon数据总线被截短成256 bit宽。一个256 bit宽的Avalon read-write传输映射到四个存储器差拍(beat)传输,每个传输72 bit (8 MSB bit为零,64 LSB bit为数据)。四个存储器差拍可包括一个完整的突发长度为4的传输,或者突发长度为8的传输的一部分。 |
Generate SOPC Builder compatible resets | 使用MegaWizard Plug-in Manager或Qsys时,不需要该选项。 |
Maximum Avalon-MM burst length | 指定Avalon-MM总线上的最大突发长度。影响AVL_SIZE_WIDTH参数。 |
Enable Avalon-MM byte-enable signal | 使能此选项时,控制器会添加字节使能信号(avl_be)使Avalon-MM总线控制连接存储器接口的数据屏蔽(mem_dm)管脚。如果使能此选项,那么也必须同时使能Enable DM pins。 关闭此选项后,字节使能信号(avl_be)对Avalon-MM总线是禁用的, 默认情况下所有的字节都被使能。然而,如果此选项关闭时开启Enable DM pins,那么全部write word会被写入。 |
Avalon interface address width | Avalon-MM接口上的地址位宽。 |
Avalon interface data width | Avalon-MM接口上的数据位宽。 |
参数 | 说明 |
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Enable Self-Refresh Controls | 在控制器顶层设计上使能自刷新(self-refresh)信号。这些控制使您能够控制何时将存储器置于self-refresh模式。 |
Enable Deep Power-Down Controls | 在控制器顶层使能Deep-Powerdown信号。这些控制使您能够控制何时将存储器置于Deep-Powerdownv模式。 此选项仅可用于LPDDR2 SDRAM。 |
Enable Auto Power-Down | 指定数量的空闲周期过后,允许控制器自动将存储器置于power-down模式。在auto-power down cycles参数中指定控制器对存储器断电前的空闲周期数。 |
Auto Power-Down Cycles | 控制器对存储器自动断电前的空闲控制器时钟周期数。合法范围是1到65,535控制器时钟周期。 |
参数 | 说明 |
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Enable User Auto-Refresh Controls | 在控制器顶层使能用户自动刷新(auto-refresh)控制信号。这些控制器信号使您能够控制控制器何时发出存储器自动刷新命令。 |
Enable Auto-Precharge Control | 在控制器顶层使能用户自动预充电(autoprecharge)控制信号。请求读或写突发时,置位autoprecharge控制信号使您能够指定控制器是否应该在读或写突发的结束时关闭(autoprecharge)当前打开页。 |
Local-to-Memory Address Mapping | 使您能够控制Avalon-MM接口上address bit之间的映射,和存储器上chip、row、bank和column bit之间的映射:
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Command Queue Look-Ahead Depth | 选择先行深度(look-ahead depth)值以控制look-ahead bank管理逻辑检验的读或写请求的数量。较大值可能会提高bank管理的效率,但会使用更多的资源。较小值可能会效率较低,但同时也使用更少的资源。该值的有效范围为1到16。 |
Enable Reordering | 使控制器能够执行命令和数据重排序,降低总线周转时间和row/bank切换时间以提高控制器效率。 |
Starvation limit for each command | 指定等待命令执行前能够执行的命令数。该值的有效范围为1到63。 |
参数 | 说明 |
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Enable Configuration and Status Register Interface | 使能存储控制器实时配置和状态读取接口。此选项添加一个额外的Avalon-MM从端口到存储控制器顶层,您可以使用此端口修改或读取存储器时序参数,存储器地址大小,模式寄存器设置和控制器状态。如果使能Error Detection and Correction Logic,同一从端口使您能够控制并检索该逻辑的状态。 |
CSR port host interface | 指定到CSR端口的连接类型。此端口能够被导出,内部连接到JTAG Avalon Master,或两者:
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Enable Error Detection and Correction Logic | 使能ECC执行single-bit错误纠正和double-bit错误检测。 MAX® 10器件仅支持16 bits + 8 bits ECC存储器配置的ECC。 |
Enable Auto Error Correction | 当ECC逻辑检测到single-bit错误时,允许控制器执行自动纠正。 要打开,首先必须要使能Enable Error Detection and Correction Logic。 |