MAX 10外部存储器接口用户指南

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ID 683087
日期 2/21/2017
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1. MAX 10外部存储器接口概述 2. MAX 10外部存储器接口体系结构和功能 3. MAX® 10外部存储器接口设计考量 4. MAX® 10外部存储器接口实现指南 5. MAX® 10 UniPHY IP内核参考 A. MAX 10外部存储器接口用户指南存档 7. MAX® 10外部存储器接口用户指南的附加信息
1. MAX 10外部存储器接口概述 x
1.1. MAX® 10外部存储器接口支持和性能
2. MAX 10外部存储器接口体系结构和功能 x
2.1. 外部存储器接口的 MAX® 10 I/O Bank 2.2. MAX 10 DQ/DQS组 2.3. MAX® 10外部存储器接口最大宽度 2.4. MAX 10存储控制器 2.5. MAX® 10外部存储器读数据通路 2.6. MAX® 10外部存储器写入数据通路 2.7. MAX® 10地址/命令路径 2.8. MAX® 10 PHY时钟(PHYCLK)网络 2.9. VT跟踪的相位检测器 2.10. 片上匹配 2.11. 锁相环 2.12. MAX® 10低功耗模式
2.5. MAX® 10外部存储器读数据通路 x
2.5.1. DDR输入寄存器
2.6. MAX® 10外部存储器写入数据通路 x
2.6.1. DDR输出寄存器
3. MAX® 10外部存储器接口设计考量 x
3.1. MAX® 10 DDR2和DDR3设计考量 3.2. LPDDR2设计考量 3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制 3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 3.5. 指南：读取 MAX® 10管脚输出文件
3.1. MAX® 10 DDR2和DDR3设计考量 x
3.1.1. DDR2/DDR3外部存储器接口管脚 3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案
3.1.1. DDR2/DDR3外部存储器接口管脚 x
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.1.1.2. 数据屏蔽管脚 3.1.1.3. DDR2/DDR3纠错编码管脚 3.1.1.4. DDR2/DDR3地址和控制/命令管脚 3.1.1.5. 存储器时钟管脚
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3
3.2. LPDDR2设计考量 x
3.2.1. LPDDR2外部存储器接口管脚 3.2.2. LPPDDR2电源变动限制 3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案
3.2.1. LPDDR2外部存储器接口管脚 x
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.2.1.2. 数据屏蔽管脚 3.2.1.3. LPDDR2地址和控制/命令管脚 3.2.1.4. 存储器时钟管脚
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2
4. MAX® 10外部存储器接口实现指南 x
4.1. UniPHY IP内核 4.2. LPDDR2外部存储器接口实现 4.3. DDR2和DDR3外部存储器接口实现
4.2. LPDDR2外部存储器接口实现 x
4.2.1. 支持的LPDDR2拓扑结构
4.3. DDR2和DDR3外部存储器接口实现 x
4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构
5. MAX® 10 UniPHY IP内核参考 x
5.1. MAX® 10的UniPHY参数设置
5.1. MAX® 10的UniPHY参数设置 x
5.1.1. UniPHY参数—PHY Settings 5.1.2. UniPHY参数—Memory Parameters 5.1.3. UniPHY参数—Memory Timing 5.1.4. UniPHY参数—Board Settings 5.1.5. UniPHY参数—Controller Settings 5.1.6. UniPHY参数—Diagnostics
7. MAX® 10外部存储器接口用户指南的附加信息 x
B.1. MAX® 10外部存储器接口用户指南的文件修订历史
1. MAX 10外部存储器接口概述
2. MAX 10外部存储器接口体系结构和功能
3. MAX® 10外部存储器接口设计考量
4. MAX® 10外部存储器接口实现指南
5. MAX® 10 UniPHY IP内核参考
A. MAX 10外部存储器接口用户指南存档
7. MAX® 10外部存储器接口用户指南的附加信息

B.1. MAX® 10外部存储器接口用户指南的文件修订历史

日期 版本 修订内容
2021年4月 2017.02.21
  • 更新表格Intel MAX 10 DDR2组件端接匹配建议：
    • 更改了DQ/DQS, DM和Clock信号类型的SSTL 18 I/O标准。
    • 为Address and Command信号类型添加了FGPA端分立端接匹配。
    • 更改了DM信号类型的存储器端端接匹配1 。
    • 为DM信号类型添加了存储器I/O标准。
2017年2月 2017.02.21
  • 重命名为Intel。
2016年10月 2016.10.28
  • 更新了MAX 10器件表的软核存储控制器支持的存储器标准。
2016年5月 2016.05.02
  • 更新了LPDDR2、DDR2和DDR3的UniPHY IP内核参数设置。
  • 更新了 MAX® 10器件封装表格中支持的最大外部存储器接口宽度。
  • 添加了 MAX® 10外部存储器接口用户指南存档表。
  • 更新了DDR2、DDR3和LPDDR2仅能使用 MAX® 10器件的bank 5和6中的用户I/O管脚来生成地址和控制或命令信号。
2015年11月 2015.11.02
  • 添加了链路至 MAX® 10 DDR3 UniPHY IP内核参考设计。
  • 添加了列出不同的 MAX® 10 器件封装支持的最大外部存储器接口宽度的主题。
  • 移除有关IP 目录和参数编辑器，生成IP 内核，以及由IP 内

    核生成的文件的主题，并对Altera IP内核简介添加了链接。

  • 将Quartus II修改成Quartus Prime。
2015年5月 2015.05.11 添加了DDR3组件的电路板匹配建议。
015年5月 2015.05.04
  • 更新了外部存储器接口支持和性能主题的脚注以指定LPDDR2默认的最大频率为167 MHz。
  • 移除了10M25器件的F672封装。
  • 移除了联系Altera有关DDR3、DDR3L、DDR2和LPDDR2外部存储器接口支持主题的脚注。从 Quartus® Prime 15.0开始支持这些外部存储器接口。
  • 添加有关仿PHYCLK网络的主题。
  • 将建议的LPDDR2匹配方案移到LPDDR2设计考量部分作为一个新的主题。该信息之前包括在建议的DDR2/DDR3匹配方案方案主题中。
  • 更新有关电路板设计要求的指南以提高清晰度。
  • 更新和添加相关信息链接至相关的信息。
  • 添加有关 Quartus® Prime 15.0开始适用的低功耗特性的主题。
  • 更新了有关相位检测器的主题以添加显示VT跟踪系统概述的图。
2014年12月 2014.12.15
  • 将Altera MAX 10 EMIF IP内核修改成UniPHY IP内核。
  • 移除了DDR2组件匹配建议表下所列出的DIMM脚注的参考。 MAX® 10的UniPHY IP内核不支持DIMM。
  • 添加了MAX 10存储控制器功能的列表。
  • 在列出I/O不适用于某些MAX 10封装的表格中添加了"Preliminary"标签，同时实现DDR3或LPDDR2外部存储器接口。
  • 通过附加指南更新了电路板设计要求。
  • 添加了MAX 10外部存储器接口UniPHY IP内核的相关信息，包括有关外部存储器接口实现及IP内核参考的章节。
  • 编辑文本并添加相关信息的链接以提高清晰度。
2014年9月 2014.09.22 首次发布。
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