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2.3. 对HPS, PCIe* ,eSRAM和HBM2的额外时钟要求
Intel® Stratix® 10器件对 PCIe* ,HPS EMIF,eSRAM和High Bandwidth Memory (HBM2) IP有额外的时钟要求。
要避免配置失败, Intel® Stratix® 10器件需要额外的时钟用于 PCIe* ,HPS EMIF,eSRAM,HBM2 IP和所有E-tile变体。在配置开始之前,必须为这些模块提供自由运行的稳定参考时钟。此参考时钟是对内部或外部振荡器的配置时钟要求的补充(如OSC_CLK_1要求中所描述)。这些模块及其特定时钟名称如下所列。
- HBM2: pll_ref_clk and ext_core_clk
- eSRAM: CLK_ESRAM_[0,1]p and CLK_ESRAM_[0,1]n
- HPS EMIF: pll_ref_clk
- L- and H-tile PCIe* channels: REFCLK_GXB
- E-tile: REFCLK_GXE
注: 收发器电源必须是标称电平(nominal level)才能成功配置。您可以使用VCC和VCCP电源进行有限的收发器通道测试。包含许多收发器的设计需要辅助电源才能可靠地运行。