4.7.2. 发送器寄存器

JESD204B Intel® FPGA IP用户指南

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ID 683442

日期 9/10/2020

版本 20.2-19.2.0

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4.7.2. 发送器寄存器

表 28. lane_ctrl_common公共通道控制和分配。公共通道控制适用于链路中的所有通道。
Offset: 0x0

注：编译时特定的比特不通过寄存器进行配置。您必须重新编译来对值进行更改。
比特	名称	说明	属性	复位
31:3	保留	保留	R	0x0
2	rl	物理通道控制保留寄存器	RW	0x0
1	csr_bit reversal	LSB/MSB优先串化的比特反转。这是一个编译时选项，需要在IP生成之前进行设置。 0 = LSB优先串化 1 = MSB优先串化注： JESD204B转换器件可以支持MSB优先串化或者LSB优先串化。当生成IP时，必须将`csr_byte_reversal`和`csr_bit_reversal`比特都设为1。当`csr_bit_reversal` = 1时，字对齐器先将TX并行数据比特反转，然后再发送到PMA以进行串化。例如：在20-bit模式中，D[19:0]重新连接到D[0:19]。在40-bit模式中，D[39:0]重新连接到D[0:39]。	R	Compile-time specific
0	csr_byte reversal	LSB/MSB优先串化的字节反转。这是一个编译时选项，需要在IP生成之前进行设置。 0 = LSB优先串化 Byte order = {octet3, octet2, octet1, octet0} 1 = MSB优先串化 Byte order = {octet0, octet1, octet2, octet3} 注： JESD204B转换器件可以支持MSB优先串化或者LSB优先串化。当`csr_byte_reversal` = 1时，在传输数据之前对字节顺序进行反转。	R	Compile-time specific

表 29. lane_ctrl_0通道0的通道控制和分配。
Offset: 0x4
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl0	物理通道控制保留寄存器	RW	0x0
1	csr_lane0_powerdown	通道0的断电控制。此寄存器作为`csr_lane_powerdown[0]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane0_polarity	设为1，反转通道0极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 30. lane_ctrl_1通道1的通道控制和分配。
Offset: 0x8
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl1	物理通道控制保留寄存器	RW	0x0
1	csr_lane1_powerdown	通道1的断电控制。此寄存器作为`csr_lane_powerdown[1]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane1_polarity	设为1，反转通道1极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 31. lane_ctrl_2通道2的通道控制和分配。
Offset: 0xC
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl2	物理通道控制保留寄存器	RW	0x0
1	csr_lane2_powerdown	通道2的断电控制。此寄存器作为`csr_lane_powerdown[2]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane2_polarity	设为1，反转通道2极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 32. lane_ctrl_3通道3的通道控制和分配。
Offset: 0x10
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl3	物理通道控制保留寄存器	RW	0x0
1	csr_lane3_powerdown	通道3的断电控制。此寄存器作为`csr_lane_powerdown[3]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane3_polarity	设为1，反转通道3极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 33. lane_ctrl_4通道4的通道控制和分配。
Offset: 0x14
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl4	物理通道控制保留寄存器	RW	0x0
1	csr_lane4_powerdown	通道4的断电控制。此寄存器作为`csr_lane_powerdown[4]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane4_polarity	设为1，反转通道4极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 34. lane_ctrl_5通道5的通道控制和分配。
Offset: 0x18
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl5	物理通道控制保留寄存器	RW	0x0
1	csr_lane5_powerdown	通道5的断电控制。此寄存器作为`csr_lane_powerdown[5]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane5_polarity	设为1，反转通道5极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 35. lane_ctrl_6通道6的通道控制和分配。
Offset: 0x1C
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl6	物理通道控制保留寄存器	RW	0x0
1	csr_lane6_powerdown	通道6的断电控制。此寄存器作为`csr_lane_powerdown[6]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane6_polarity	设为1，反转通道6极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 36. lane_ctrl_7通道7的通道控制和分配。
Offset: 0x20
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	rl7	物理通道控制保留寄存器	RW	0x0
1	csr_lane7_powerdown	通道7的断电控制。此寄存器作为`csr_lane_powerdown[7]`从IP布线出。传输层(TL)使用此信号指示通道(L)的回退(fall back)，以支持运行时LMF。为节省功耗，请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块，使`rx_digitalreset`和`rx_analogreset`能够对通道进行断电。 0 = Normal mode 1 = Power down 注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x0
0	csr_lane7_polarity	设为1，反转通道7极性。设置时，TX接口反转TX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号，那么可以使用此比特来纠正差分对的极性。	RW	0x0

表 37. dll_ctrl数据链路层(DLL)和TX控制。
Offset: 0x50
比特	名称	说明	属性	复位
31:17	保留	保留	R	0x0
16	rd5	DLL控制保留寄存器5	RW	0x0
15	rd4	DLL控制保留寄存器4	RW	0x0
14	rd3	DLL控制保留寄存器3	RW	0x0
13	rd2	DLL控制保留寄存器2	RW	0x0
12	rd1	DLL控制保留寄存器1	RW	0x0
11	csr_reinit_rxsyncn_rise	通过`syncn_sysref_ctrl` (0x54) `csr_link_reinit`的链路重新初始化期间的Control CGS状态退出行为。 0 = 退出CGS状态，但从DAC转换器未检测到 SYNC~上升。(默认) 如果进入此模式，那么发送器应该发送至少四个/K28.5/符号，并在链路重新初始化期间在下一个LMFC边界上退出CGS状态。 1 = 仅当从DAC转换器检测到SYNC~上升时退出CGS状态。如果进入此模式，那么发送器应该在检测到SYNC~上升之前保持在CGS状态并发送/K28.5/符号，然后在链路重新初始化期间在下一个LMFC边界上退出CGS状态。	RW	0x0
10	test_ilas_loop	对此寄存器写入1将强制状态机在进入Initial Lane Alignment Sequence (ILAS)状态后无限期地保持在此状态中。ILAS Configuration将在第二个ILAS多帧期间发送。其余的多帧将有多帧起始字符 (/R/)，后面跟着伪数据和多帧结束(/A/)。根据JESD204B Specification的章节5.3.3.8.2，有2种进入模式：如果当接收器启动同步请求时进入此模式，那么发送器应该启动CGS。CGS完成后，发送器应该重复地发送ILAS。如果在测试进入后没有同步请求，那么发送器应该发送至少四个/K28.5/符号。在LMFC边界上，发送器应该重复地发送ILAS。	RW	0x0
9	csr_char_repl_disable	出于调试目的，禁用字符替换。当此比特设置时，帧结束(/F/)和多帧结束(/A/)字符替换将被禁止。 0 = 字符替换使能(默认) 1 = 字符替换禁止。用于调试目的。	RW	0x0
8:1	csr_ilas_multiframe	计数器是二进制值减1。 subclass 1和2要求的ILAS正好由4个多帧组成。然而，使用多个subclass 0 DAC器件进行配置可能需要额外的多帧来实现通道对齐。因此，ILAS的长度可编程为4到256多帧。当设置了非法值(例如：0/1/2)，IP将仍然作为4个多帧运行。注：无论subclass设置如何，此计数器值都会生效。不要对Subclass 1和Subclass 2更改此寄存器。	RW	0x0
0	csr_lane_sync_en	通道同步使能是JESD204B链路所需的多帧对齐。 0 = 通道同步被禁止。ILAS将被旁路。多帧结束时用户数据的字符替换将被视为帧结束。 1 = 通道同步使能(默认) 注：对于归类为NMCDA-SL的器件，您可以禁止通道同步。对于所有其他器件，将此比特设为1。	RW	0x0

表 38. syncn_sysref_ctrlSYNC_N和SYSREF控制。控制与`SYNC_N`和`SYSREF`信号相关的事件排序。
Offset: 0x54
比特	名称	说明	属性	复位
31:21	保留	保留	R	0x0
20	csr_cgs_bypass_sysref	此比特仅应用于Subclass 1。使能从Code Group Synchronization (CGS)到Initial Lane Alignment Sequence (ILAS)的DLL状态转换来旁路`SYSREF`单次检测采样。默认情况下，JESD204B IP将保持在CGS状态，直到`SYSREF`被采集。一旦`csr_sysref_singledet`清零，在下一个LMFC tick只有DLL状态能够从CGS转换到ILAS。对此寄存器写入1，使IP从CGS状态退出，而无需确保至少采样到了一个`SYSREF`的上升沿。注：这是一个调试模式，如果仅需要快速链接，那么可以旁路`SYSREF`采样。将此比特设为1可能导致`SYSREF`采样和CGS退出之间出现竞争情况。	RW	0x0
19:12	csr_lmfc_offset	Local Multiframe Clock (LMFC)偏移是一个二进制值减1。在连续模式或单一检测模式下检测到`SYSREF`的上升沿时，LMFC计数器将复位成`csr_lmfc_offset中`中设置的值。 LMFC计数器在链路时钟域中运行，因此该计数器的合法值为0到((FxK/4)-1)。如果设置了超出范围的值，那么LMFC offset从内部复位成0。注：默认情况下，`SYSREF`的上升沿将LMFC计算器复位成0。然而，如果系统设计在转换器于FPGA采样的`SYSREF`之间有很大的相位偏移，那么可以通过使用此寄存器更改LMFC偏移来虚拟地移动`SYSREF`边沿。	RW	0x0
11:7	保留	保留	R	0x0
6	rs4	SYNCN和SYSREF控制保留寄存器4	RW	0x0
5	rs3	SYNCN和SYSREF控制保留寄存器3	RW	0x0
4	rs2	SYNCN和SYSREF控制保留寄存器2	RW	0x0
3	rs1	SYNCN和SYSREF控制保留寄存器1	RW	0x0
2	csr_sysref_singledet	此寄存器使能了与`SYSREF`的上升沿的一个样本的LMFC重对齐。`SYSREF`一旦被采样，此比特就会被硬件进行自动清零。如果需要再次采样`SYSREF` (由于链路复位或者重新初始化)，那么必须再次设置此比特。此寄存器还具有另一个关键功能。除非至少采样了一个`SYSREF`边沿，否则JESD204B IP永远不会退出CGS。这是为了防止正在采样的`SYSREF`与CGS到ILAS的退出之间的竞争情况。如果在对IP以及转换器件采样通用的`SYSREF`之前CGS转换为ILAS，那么由于发送的ILAS是基于退出复位的自由运行的LMFC计数器的，因此这可能会导致不确定性延迟。 0 = `SYSREF`的任何上升沿都将不会复位LMFC计数器。 1 = 在`SYSREF`的第一个上升沿复位LMFC计数器，然后对此比特清零。(默认) 注： Intel建议`csr_sysref_singledet`和`csr_sysref_alwayson`一起使用，即使您要执行`SYSREF`连续检测模式。这是因为此寄存器能够指示`SYSREF`是否曾被采样。此寄存器还可以防止上述竞争情况。仅使用`SYSREF`单一检测模式将不能检测到错误的`SYSREF`周期。	RW	0x1
1	csr_sysref_alwayson	此寄存器使能`SYSREF`的每个上升沿上的LMFC重对齐。当检测到每个`SYSREF`从0到1的跳变时，LMFC计数器复位。 0 = `SYSREF`的任何上升沿都不会复位LMFC计数器。 1 = 在每个`SYSREF`上升沿上连续复位LMFC计数器。注：当此比特设置时，将检查`SYSREF`周期以确保它没有违反内部本地多帧周期，此周期只能为((FxK)/4的n整数倍。如果`SYSREF`周期不同于本地多帧周期，那么`tx_err` (0x60) `csr_sysref_lmfc_err`将被置位并触发中断。如果要更改`SYSREF`周期，那么此比特首先要设为0。`SYSREF`时钟稳定后，此比特设为1，对新的`SYSREF`的上升沿采样。	RW	0x0
0	csr_link_reinit	JESD204B IP将重新初始化链路，通过发送/K28.5/进入Code Group Synchronization。软件将检查SYNC_N `tx_status0` (0x80) `csr_dev_syncn`在设置此寄存器前是否为1。一旦硬件输入链路重新初始化，此比特就自动清零。 0 = 无链路重新初始化请求(默认) 1 = 重新初始化链路。	RW	0x0

表 39. tx_err此寄存器记录在FPGA IP中检测到的错误。寄存器中的每个设置比特都将生成中断，如果由TX Error Enable (*tx_err_enable (0x64)*)中的对应比特使能。服务中断后，软件必须清零相应的服务中断状态比特，并确保没有其他中断待处理。
Offset: 0x60
比特	名称	说明	属性	复位
31:9	保留	保留	R	0x0
8	re4	TX错误保留状态4	RW	0x0
7	csr_pcfifo_empty_err	当JESD204B链路正在运行时，检测到1个或更多通道的Phase Compensation FIFO意外为空。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10器件。注：如果触发了此比特，那么必须复位JESD204B链路。必须对收发器通道和IP链路进行复位。	RW1C	0x0
6	csr_pcfifo_full_err	当JESD204B链路正在运行时，检测到1个或更多通道的Phase Compensation FIFO意外为满。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10器件。注：如果触发了此比特，那么必须复位JESD204B链路。必须对收发器通道和IP链路进行复位。	RW1C	0x0
5	csr_pll_locked_err	当JESD204B链路运行时，检测到1个或多个通道的PLL锁定的松锁(PLL locked loose lock)。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW1C	0x0
4	csr_syncn_reinit_req	接收器通过置低`SYNC_N`超过5个帧和9个八位字节来请求重新初始化。注：当检测到来自接收器的`SYNC_N`链路重新初始化请求时，JESD204B IP进入Code Group Synchronization (CGS)并发送连续的/K28.5/。如果要重新生成并采样`SYSREF`，那么使能此中断将通知软件接收器已经请求链路重新初始化。	RW1C	0x0
3	csr_frame_data_invalid_err	只有在设计中使用Intel FPGA传输层时才能使用此错误比特。如果上游组件在Intel FPGA传输层AV-ST总线上置低`jesd204_tx_data_valid`信号，那么此错误比特将被置位。当`jesd204_tx_data_ready`被传输层置位时，传输层期望系统中的上游器件始终发送零延迟的有效数据。注：如果不需要此错误检测，那么可以将`jesd204_tx_frame_error`信号绑定到0。	RW1C	0x0
2	csr_dll_data_invalid_err	如果当数据被请求时TX在AV-ST总线上检测到无效的数据，那么此错误比特将被置位。通过设计，当`jesd204_tx_data_ready`置位时，JESD204B TX core期望上游器件(JESD204B传输层)始终发送零延迟的有效数据。注：如果不需要此错误检测，那么可以将`jesd204_tx_link_valid`信号绑定到1。	RW1C	0x0
1	csr_sysref_lmfc_err	当`syncn_sysref_ctrl` (0x54) `csr_sysref_alwayson`设为1时，LMFC计数器检查`SYSREF`周期是否与LMFC计数器((FxK/4)的整数倍)匹配。如果`SYSREF`周期与LMFC周期不匹配，那么此比特将置位。	RW1C	0x0
0	csr_syncn_err	JESD204B接收器通过`SYNC_N`信号指示错误。	RW1C	0x0

表 40. tx_err_enable此寄存器使能将产生中断的错误类型。将寄存器比特设置为0将禁止特定的错误类型产生中断。
Offset: 0x64
比特	名称	说明	属性	复位
31:9	保留	保留	R	0x0
8	re4_en	TX错误使能保留4	RW	0x1
7	csr_pcfifo_empty_err_en	对Phase Compensation FIFO空错误使能中断	RW	0x1
6	csr_pcfifo_full_err_en	对Phase Compensation FIFO满错误使能中断	RW	0x1
5	csr_pll_locked_err_en	对PLL松锁错误使能中断。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	RW	0x1
4	csr_syncn_reinit_req_en	为SYNCN重新初始化请求使能中断。	RW	0x1
3	csr_frame_data_invalid_err_en	对传输层数据无效错误类型使能中断。	RW	0x0
2	csr_dll_data_invalid_err_en	对DLL数据无效错误类型使能中断。	RW	0x0
1	csr_sysref_lmfc_err_en	对SYSREF LMFC错误类型使能中断。	RW	0x0
0	csr_syncn_err_en	对SYNC_N错误类型使能中断。	RW	0x1

表 41. tx_status0监控内部信号的端口和计数器，这对调试很有用。
Offset: 0x80

注：编译时特定的比特不通过寄存器进行配置。您必须重新编译来对值进行更改。
比特	名称	说明	属性	复位
31:21	保留	保留	R	0x0
20:13	csr_dbg_adjcnt	器件链路时钟分辨率中DAC LMFC的调整分辨率步数。仅适用于Subclass 2。注：对于Subclass 2操作，JESD204B IP会相对于内部LMFC计数器来计算接收器的`SYNC_N`置低的相位。中断将通过设置的`tx_err` (0x60) `csr_syncn_err`或者`csr_syncn_reinit_req`来触发。此寄存器与`csr_dbg_adjdir`和`csr_dbg_phadj`一起，基于使用链路时钟的相位检测来锁存相位偏移，方向和分辨率。迟滞与器件时钟比率的计算应在软件中完成。	R	0x0
12	csr_dbg_adjdir	DAC LMFC到最近的LMFC tick的调整方向。仅适用于Subclass 2。 0 = Advance 1 = Delay 注：对于Subclass 2操作，JESD204B IP会相对于内部LMFC计数器来计算接收器的`SYNC_N`置低的相位。中断将通过设置的`tx_err` (0x60) `csr_syncn_err`或者`csr_syncn_reinit_req`来触发。此寄存器与`csr_dbg_phadj`与`csr_dbg_adjcnt`一起，基于使用链路时钟的相位检测来锁存相位偏移，方向和分辨率。迟滞与器件时钟比率的计算应在软件中完成。		0x0
11	csr_dbg_phadj	`SYNC_N`置低与内部LMFC计数器不是同相的。仅适用于ubclass 2。 0 = DAC LMFC对齐于器件LMFC。 1 = DAC LMFC没有对齐于器件 LMFC 注：对于Subclass 2操作，JESD204B IP会相对于内部LMFC计数器来计算接收器的`SYNC_N`置低的相位。中断将通过设置的`tx_err` (0x60) `csr_syncn_err`或者`csr_syncn_reinit_req`来触发。此寄存器与`csr_dbg_adjdir`与`csr_dbg_adjcnt`一起，基于使用链路时钟的相位检测来锁存相位偏移，方向和分辨率。迟滞与器件时钟比率的计算应在软件中完成。		0x0
10:3	csr_ilas_cnt	此寄存器是一个二进制减1值。计数器值反映了DLL状态机位于哪个编号的ILAS多帧中。	R	0x0
2:1	csr_dll_state	数据链路层(DLL)的当前状态。 00 = Code Group Synchronization (CGS) 01 = Initial Lane Alignment Sequence (ILAS) 10 = User Data Mode 11 = D21.5 test mode	R	0x0
0	csr_dev_syncn	内部`SYNC_N`值。 0 = 接收器正在置低同步请求。 1 = JESD204B链路不同步。	R	0x0

表 42. tx_status1监控内部信号的端口和计数器，这对于调试很有用。
Offset: 0x84
比特	名称	说明	属性	复位
31:24	保留	保留	R	0x0
23	csr_lane7_tx_pcfifo_empty	通道7的TX相位补偿FIFO状态为空标志。	R	0x0
22	csr_lane6_tx_pcfifo_empty	通道6的TX相位补偿FIFO状态为空标志。	R	0x0
21	csr_lane5_tx_pcfifo_empty	通道5的TX相位补偿FIFO状态为空标志。	R	0x0
20	csr_lane4_tx_pcfifo_empty	通道4的TX相位补偿FIFO状态为空标志。	R	0x0
19	csr_lane3_tx_pcfifo_empty	通道3的TX相位补偿FIFO状态为空标志。	R	0x0
18	csr_lane2_tx_pcfifo_empty	通道2的TX相位补偿FIFO状态为空标志。	R	0x0
17	csr_lane1_tx_pcfifo_empty	通道1的TX相位补偿FIFO状态为空标志。	R	0x0
16	csr_lane0_tx_pcfifo_empty	通道0的TX相位补偿FIFO状态为空标志。	R	0x0
15:8	保留	保留	R	0x0
7	csr_lane7_tx_pcfifo_full	通道7的TX相位补偿FIFO状态为满标志。	R	0x0
6	csr_lane6_tx_pcfifo_full	通道6的TX相位补偿FIFO状态为满标志。	R	0x0
5	csr_lane5_tx_pcfifo_full	通道5的TX相位补偿FIFO状态为满标志。	R	0x0
4	csr_lane4_tx_pcfifo_full	通道4的TX相位补偿FIFO状态为满标志。	R	0x0
3	csr_lane3_tx_pcfifo_full	通道3的TX相位补偿FIFO状态为满标志。	R	0x0
2	csr_lane2_tx_pcfifo_full	通道2的TX相位补偿FIFO状态为满标志。	R	0x0
1	csr_lane1_tx_pcfifo_full	通道1的TX相位补偿FIFO状态为满标志。	R	0x0
0	csr_lane0_tx_pcfifo_full	通道0的TX相位补偿FIFO状态为满标志。	R	0x0

表 43. tx_status2监控内部信号的端口和计数器，这对于调试很有用。
Offset: 0x88
比特	名称	说明	属性	复位
31:24	保留	保留	R	0x0
23	csr_lane7_pll_locked	通道7的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
22	csr_lane6_pll_locked	通道6的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
21	csr_lane5_pll_locked	通道5的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
20	csr_lane4_pll_locked	通道4的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
19	csr_lane3_pll_locked	通道3的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
18	csr_lane2_pll_locked	通道2的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
17	csr_lane1_pll_locked	通道1的PLL状态，表示PLL是锁定的。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
16	csr_lane0_pll_locked	通道0的PLL状态，表示PLL是锁定的。对于绑定模式，收发器仅生成一个PLL锁定信号。单一比特将被布线到PLL锁定状态的通道0。所有其他通道将被绑定到0。对于非绑定模式，PLL锁定状态将按通道显示。此状态将被布线到每个通道各自的PLL锁定状态。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件，将此寄存器连接到1’b1。	R	0x0
15:8	保留	保留	R	0x0
7	csr_lane7_tx_cal_busy	通道7的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
6	csr_lane6_tx_cal_busy	通道6的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
5	csr_lane5_tx_cal_busy	通道5的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
4	csr_lane4_tx_cal_busy	通道4的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
3	csr_lane3_tx_cal_busy	通道3的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
2	csr_lane2_tx_cal_busy	通道2的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
1	csr_lane1_tx_cal_busy	通道1的重配置状态，表示TX校准正在进行中。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0
0	csr_lane0_tx_cal_busy	通道0的重配置状态，表示TX校准正在进行。注：此状态比特不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。	R	0x0

表 44. tx_status3TX状态保留。
Offset: 0x8C
比特	名称	说明	属性	复位
31:0	rs32	TX状态保留。	R	0x0

表 45. ilas_data1在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0x94
比特	名称	说明	属性	复位
31:24	csr_m	Link M. 每个器件的转换器数量(二进制值减1)。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
23:21	保留	保留	R	0x0
20:16	csr_k	Link K. 每个多帧的帧数量(二进制值减1)。一个多帧定义为一组K个连续的帧，其中K在1到32之间，并且每个多帧的八位位组数在17到1024之间。IP要求FxK必须可被4整除。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
15:8	csr_f	Link F. 每个帧的八位字节数量(二进制值减1)。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
7	csr_scr_en	使能或者禁用解扰器。 0 = 禁止解扰器 1 = 使能解扰器注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
6:5	保留	保留	R	0x0
4:0	csr_l	Link L. 每个转换器的通道数量(二进制值减1)。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。

表 46. ilas_data2在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0x98
比特	名称	说明	属性	复位
31	csr_hd	Link HD. 高密度格式。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
30:29	保留	保留	R	0x0
28:24	csr_cf	Link CF. 每个链路每个帧时钟周期的控制字的数量 CF = L编码为31: 所有通道上的控制字。 CF = 31仅在L = 31时出现注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
23:21	csr_jesdv	JESD204x版本。 000 = JESD204A 001 = JESD204B 注：运行时重配置对 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Stratix® 10的所有器件 RO，用于 Intel® Stratix® 10器件	0x1
20:16	csr_s	Link S. 每个帧周期的每个转换器的样本数量(二进制值减1)。注：运行时重配置对 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
15:13	csr_subclassv	器件子类版本 000 = Subclass 0 001 = Subclass 1 010 = Subclass 2 注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
12.8	csr_np	Link NP. 每个样本的比特总数(二进制值减1)。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
7:6	csr_cs	Link CS. 每个样本的控制比特的数量。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
5	保留	保留	R	0x0
4:0	csr_n	Link N. 转换器分辨率(二进制值减1)。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。

表 47. ilas_data3在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0x9C
比特	名称	说明	属性	复位
31	csr_phadj	DAC LMFC的相位调整请求。发送ILAS第2个多帧后，硬件会自动清零此寄存器。仅适用于Subclass 2。	RW	复位成每个IP生成的参数值。
30	csr_adjdir	DAC LMFC的调整方向。发送ILAS第2个多帧后，硬件会自动清零此寄存器。仅适用于Subclass 2。 0 = Advance 1 = Delay	RW	复位成每个IP生成的参数值。
29:20	保留	保留	R	0x0
19:16	csr_f	DAC LMFC的调整分辨率步数。发送ILAS第2个多帧后，硬件会自动清零此寄存器。仅适用于Subclass 2。	RW	复位成每个IP生成的参数值。
15:8	csr_rsvd2	ILAS保留2个字节。	RW	0x00
7:0	csr_rsvd1	ILAS保留1个字节。	RW	0x00

表 48. ilas_data4在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0xA0
比特	名称	说明	属性	复位
31:29	保留	保留	R	0x0
28:24	csr_lid_l3	ILAS期间发送的通道3的通道标识。	RW	复位成每个IP生成的参数值。
23:21	保留	保留	R	0x0
20:16	csr_lid_l2	ILAS期间发送的通道2的通道标识。	RW	复位成每个IP生成的参数值。
15:13	保留	保留	R	0x0
12:8	csr_lid_l1	ILAS期间发送的通道1的通道标识。	RW	复位成每个IP生成的参数值。
7:5	保留	保留	R	0x0
4:0	csr_lid_l0	ILAS期间发送的通道0的通道标识。	RW	复位成每个IP生成的参数值。

表 49. ilas_data5在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0xA4
比特	名称	说明	属性	复位
31:29	保留	保留	R	0x0
28:24	csr_lid_l7	ILAS期间发送的通道7的通道标识。	RW	复位成每个IP生成的参数值。
23:21	保留	保留	R	0x0
20:16	csr_lid_l6	ILAS期间发送的通道6的通道标识。	RW	复位成每个IP生成的参数值。
15:13	保留	保留	R	0x0
12:8	csr_lid_l5	ILAS期间发送的通道5的通道标识。	RW	复位成每个IP生成的参数值。
7:5	保留	保留	R	0x0
4:0	csr_lid_l4	ILAS期间发送的通道4的通道标识。	RW	复位成每个IP生成的参数值。

表 50. ilas_data8在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0xB0
比特	名称	说明	属性	复位
31:24	csr_fchk_l3	ILAS校验和通道3。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
23:16	csr_fchk_l2	ILAS校验和通道2。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
15:8	csr_fchk_l1	ILAS校验和通道1。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
7:0	csr_fchk_l0	ILAS校验和通道0。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。

表 51. ilas_data9在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0xB4
比特	名称	说明	属性	复位
31:10	csr_fchk_l7	ILAS校验和通道7。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
23:16	csr_fchk_l6	ILAS校验和通道6。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
15:8	csr_fchk_l5	ILAS校验和通道5。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。
7:0	csr_fchk_l4	ILAS校验和通道4。校验和是ILAS配置数据列出的参数的模256。	RW	复位成每个IP生成的参数值。

表 52. ilas_data12在初始通道对齐序列(ILAS)期间发送的链路控制配置。
Offset: 0xC0
比特	名称	说明	属性	复位
31:10	保留	保留	R	0x0
9:2	csr_fxk_h	FxK[8:2]的高位。这是一个二进制值减1。 Link F与Link K的乘积必须能被4整除。注： IP在每个通道的32-bit数据宽度边界上运行，因此必须始终确保FxK必须能被4整除。注：运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。	RW，用于除了 Intel® Agilex™ 和 Intel® Stratix® 10的所有器件 RO，用于 Intel® Agilex™ 和 Intel® Stratix® 10器件	复位成每个IP生成的参数值。
1:0	csr_fxk_l	FxK[1:0]的低位。这是一个二进制值减1。 Link F与Link K的乘积必须能被4整除。注： IP在每个通道的32-bit数据宽度边界上运行，因此必须始终确保FxK必须能被4整除。FxK (在二进制值减1中)始终导致较低的2比特值为2'b11。	R	0x3

表 53. tx_testJESD204测试控制。
Offset: 0xD0
比特	名称	说明	属性	复位
31:4	保留	保留	R	0x0
3:0	csr_tx_testmode	b0xxx保留用于JESD204B IP，'b1xxx保留用于JESD204B IP之外的外部组件。 JESD204B IP测试模式： 0000 = No test (Default) 0001 = K28.5 0010 = D21.5 JESD204B IP参考设计测试模式： 1000 = Alternating Checkerboard 1001 = Ramp 1010 = PRBS	RW	0x0

表 54. user_test_pattern_a每个转换器的每个样本的测试码型。
Offset: 0xD4
比特	名称	说明	属性	复位
31:16	test_pattern1	用户测试码型1。	RW	0x0000
15:0	test_pattern0	用户测试码型0。	RW	0x0000

表 55. user_test_pattern_b每个转换器的每个样本的测试码型。
Offset: 0xD8
比特	名称	说明	属性	复位
31:16	test_pattern3	用户测试码型3。	RW	0x0000
15:0	test_pattern2	用户测试码型2。	RW	0x0000

表 56. user_test_pattern_c每个转换器的每个样本的测试码型。
Offset: 0xDC
比特	名称	说明	属性	复位
31:16	test_pattern5	用户测试码型5。	RW	0x0000
15:0	test_pattern4	用户测试码型4。	RW	0x0000

表 57. user_test_pattern_d每个转换器的每个样本的测试码型。
Offset: 0xE0
比特	名称	说明	属性	复位
31:16	test_pattern7	用户测试码型7。	RW	0x0000
15:0	test_pattern6	用户测试码型6。	RW	0x0000