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4.4. 时钟方案
这一部分介绍了JESD204B IP内核和收发器的时钟方案。
| 时钟信号 | 公式 | 说明 |
|---|---|---|
| TX/RX Device Clock: pll_ref_clk |
在IP内核生成期间的PLL选择 | TX Transceiver PLL或者RX CDR所使用的PLL参考时钟。 这也是PLL Intel® FPGA IP core (Arria V或Stratix V器件)或者IOPLL Intel® FPGA IP core ( Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件)建议的参考时钟。 |
| TX/RX Link Clock: txlink_clk rxlink_clk |
数据速率/40 | JESD204B IP core的时序参考。链路时钟运行在数据速率/40，因为在8B/10B编码后，IP内核运行在32位数据总线体系结构上。 对于Subclass 1，为了避免半链路时钟延迟变化，必须提供与链路时钟相同频率的器件时钟。 设计实例中的JESD204B传输层要求链路时钟和帧时钟同步。 |
| TX/RX Frame Clock (在设计实例中): txframe_clk rxframe_clk |
数据速率/(10 × F) | JESD204B规范中的帧时钟。该时钟适用于JESD204B传输层以及运行在帧时钟(例如：PRBS生成器/检查器)的其他上流器件或者运行在与帧时钟相同速率的任何数据处理模块。 设计实例中的JESD204B传输层也支持通过FRAMECLK_DIV参数以1/2速率或1/4速率运行帧时钟。JESD204B传输层要求链路时钟和帧时钟是同步的。要了解更多信息，请参考相应的JESD204B Intel® FPGA IP设计实例用户指南中的F1/F2_FRAMECLK_DIV参数说明及其与帧时钟的关系。 |
| TX/RX Transceiver Serial Clock and Parallel Clock | IP内核生成期间从数据速率内部产生 | 串行时钟是流出串行数据的位时钟。收发器PLL提供这个时钟并且是内部的收发器。 并行时钟是用于PHY内的发送器PMA和PCS。该时钟是内部的收发器，并没有显示在JESD204B IP内核中。 对于Arria V，Cyclone V和Stratix V器件，这些时钟是内部生成的，因为收发器PLL被封装在JESD204B IP内核的PHY内。 对于 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10 L-tile and H-tile器件，您需要基于数据速率生成收发器PLL，并连接串行和并行时钟。建议对收发器PLL设置选择中带宽。这些时钟在 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10 L-tile and H-tile器件中被称为*serial_clk和*bonding_clock。要了解更多信息，请参考相应的Transceiver PHY IP Core User Guides。 |
| TX/RX PHY Clock: txphy_clk rxphy_clk |
数据速率/40 (除PMA Direct模式中Arria V GT/ST之外的所有器件) 数据速率/80 (PMA Direct模式中的Arria V GT/ST器件) |
从收发器并行时钟中生成的用于TX路径的PHY时钟或者从CDR中生成的用于RX路径的恢复时钟。 使用该时钟有一些限制。选择PMA Direct模式时，避免使用该时钟。仅在JESD204B配置为F=4以及内核操作在Subclass 0模式时，才使用该时钟。该时钟可作为txlink_clk和txframe_clk或者rxlink_clk和rxframe_clk的输入使用。 设置PCS选项来使能Hard PCS或Soft PCS模式时，txphy_clk连接到收发器tx_std_clkout信号，rxphy_clk连接到rx_std_clkout信号。这些是PCS和FPGA架构接口上的时钟线。使能PMA Direct模式时(仅Arria V GT/ST)，txphy_clk连接到收发器tx_pma_clkout信号，rxphy_clk连接到rx_pma_clkout信号。这些是PMA和PCS接口上的时钟线。 |
| TX/RX AVS Clock: jesd204_tx_avs_clk jesd204_rx_avs_clk |
75–125 MHz | 通过Avalon-MM接口的JESD204B IP core CSR的配置时钟。 |
| Transceiver Management Clock: reconfig_clk |
100 MHz–125 MHz ( Intel® Arria® 10) 100 MHz–125 MHz ( Intel® Cyclone® 10 GX) 100 MHz–150 MHz ( Intel® Stratix® 10) |
通过Avalon-MM接口的收发器CSR的配置时钟。只有使能收发器动态重配置选项时，才导出该时钟。 此时钟仅适用于 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件。 |