JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

4.4.3. 本地多帧时钟(Local MultiFrame Clock)

Local MultiFrame Clock (LMFC)是根据F和K参数从链路时钟中生成的计数器。

K参数必须设在1到32之间，并在单一多帧中满足至少最小17组八位字节和最大1024组八位字节的要求。在32位体系结构中，K × F必须是按四的次序。

在Subclass 1确定性延迟系统中，SYSREF频率分配给器件，使这些器件在系统中对齐。当采样SYSREF信号的上升沿从0中跳变到1时，SYSREF复位内部LMFC时钟沿。由于相对于器件时钟采样(从时钟芯片中提供)，SYSREF的源同步发信号，JESD204B IP内核没有直接使用器件时钟来采样SYSREF，而是使用链路时钟来采样SYSREF。因此，提供链路时钟的 Intel® FPGA PLL IP内核必须在normal mode以相位补偿到器件时钟的链路时钟。

基于硬件测试，要得到一个固定的延迟，在LMFC周期中至少建议32组八位字节，以便有余量来调整RBD释放机会，从而补偿多个复位中任何通道到通道的偏斜去除。如果F = 1，那么K = 32是最优的，因为它对系统延迟变化提供足够的余量。如果F = 2，那么K = 16及以上(18/20/22/24/26/28/30/32)，足够补偿通道到通道的偏斜去除。

JESD204B IP内核将本地多帧时钟作为计数器来实现，此计数器在链路时钟计数中递增。本地多帧时钟计数器等于(F × K/4)，在链路时钟作为单位。SYSREF的上升沿将本地多帧时钟计数器复位为0。有两个CSR位控制SYSREF采样。

  • csr_sysref_singledet—复位本地多帧时钟计数器一次，并在采样SYSREF后自动清除。该寄存器也防止CGS退出，以旁路SYSREF采样。
  • csr_sysref_alwayson—在检测的SYSREF的每个上升沿复位本地多帧时钟计数器。该寄存器也使能SYSREF周期检查器。如果所提供的SYSREF周期违反F和K参数，则会触发中断。然后，该寄存器不会防止CGS-SYSREF争用情况。

如果两个CSR位都被设置，就会出现下面的情况：

  • 在SYSREF的每个上升沿复位本地多帧时钟计数器。
  • 防止CGS-SYSREF争用情况。
  • 检查SYSREF周期。
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