JESD204B Intel® FPGA IP用户指南

下载 PDF
ID 683442
日期 9/10/2020
Public
文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

4.3.1.3. Subclass 2操作模式

JESD204B IP core维持一个LMFC计数器，从0计数到(F × K/4)–1，然后循环计数。LMFC在复位后开始计数，逻辑器件始终用作时序主器件(timing master)。 要对多链路器件支持Subclass 2，必须在同一时钟边沿同步置低所有JESD204B IP core链路的复位。此置低操作确保了内部LMFC计数器在多链路之间是对齐的。转换器调整其内部的LMFC以匹配master的计数器。系统内LMFC的对齐取决于LMFC边界上SYNC_N信号置低的正确对齐。

LMFC到RX逻辑的对齐是在TX转换器内进行处理的。RX逻辑在LMFC标记上释放SYNC_N，而TX转换器调整其内部LMFC以匹配RX LMFC。

对于LMFC到TX逻辑的对齐，JESD204B TX IP内核采集DAC接收器中的SYNC_N，并报告TX CSR (dbg_phadj、dbg_adjdir和dbg_adjcnt)中DAC和TX逻辑器件LMFC之间相对的相位差异。基于报告值，可以计算所需的调整。然后，要通过CSR开始链路重新初始化，设置TX CSR (csr_phadj、csr_adjdir和csr_adjcnt)中的值。相位调整上的值被嵌入到ILAS顺序的字节1和2，它在链路初始化期间被发送到DAC。在收到ILAS时，DAC通过步进计数器值调整其LMFC相位，并发送回新LMFC相位信息的错误报告。可以重复这一流程，直到LMFC在DAC以及对齐了逻辑器件。

表 22.  不同SYNC_N置低的dbg_phadj，dbg_adjdir和dbg_adjcnt值
案例 SYNC_N信号置低 dbg_phadj值 dbg_adjdir值 dbg_adjcnt值
1 发生在LMFC边界上23 0 — —
2 发生在LMFC计数值等于或小于FxK/4值的一半时 1 0 从LMFC边界到检测到SYNC_N信号置低的链路时钟周期数
3 发生在LMFC计数值大于FxK/4值的一半时 1 1 从检测到SYNC_N信号置低到下一个LMFC边界的链路时钟周期数
图 14. Case 1的时序图示例
图 15. Case 2的时序图示例
图 16. Case 3的时序图示例
23 不需要调整。
二级标题