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6.2. JESD204B参数
FPGA和ADC中的这个参数应该被设为相同的值。例如:在FPGA上设置K = 32时,也将转换器的K值设置为32。加扰不影响CGS和ILAS相位中的链路初始化,但处在用户数据相位中。在ADC上使能加扰时,必须使用JESD204B IP内核Platform Designer参数编辑器中的"Enable scramble (SCR)”选项打开FPGA解扰选项。在FPGA上使能加扰时,也必须打开DAC解扰。
检查以下操作:
- 根据需要关闭加扰器和解扰器选项。
- 使用信号通道配置和K = 32的值来分离多个通道对齐的问题。
- 使用Subclass 0模式来分离SYSREF相关的问题,如:建立和保持时间,以及SYSREF脉冲的频率。