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3.11.2. 测试台仿真流程
JESD204B测试台仿真流程:
- 开始时,系统处于复位状态(所有组件处于复位状态)。
- 100 ns后,Transceiver Reset Controller IP core上电,并等待Transceiver Reset Controller IP的tx_ready和rx_ready信号进行置位。
- 500 ns (除了 Intel® Agilex™ 和 Intel® Stratix® 10E-tile的所有器件)或者1500 ns ( Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件)后,JESD204B TX Avalon-MM接口的复位信号被释放(go HIGH)。在link_clk信号的下一个正边沿,JESD204B TX link通过释放其复位信号上电。
- JESD204B TX link开始发送K28.5字符。
- JESD204B RX Avalon-MM接口的复位信号被释放(go HIGH)。在link_clk信号的下一个正边沿,JESD204B RX link通过释放其复位信号上电。
- 一旦链路退出复位状态,就会生成SYSREF脉冲来复位JESD204B TX和RX IP core内部的LMFC计数器。
- txlink_ready信号置位时,数据包生成器(packet generator)开始发送数据包到TX数据通路。
- rxlink_valid信号置位后,数据包检查器(packet checker)开始对比TX数据通路发送的数据包和RX数据通路接收的数据包。
- 接收并比较了所有数据包之后,测试台报告一个通过或者失败结果。
测试台通过检查是否已经接收了所有的数据包进行总结。
如果没有检测到错误,那么测试台会发出表明仿真成功的TESTBENCH PASSED消息。 如果检测到错误,那么测试台会发出表明测试台失败的TESTBENCH FAILED消息。
注: 对于 Intel® Stratix® 10 L-tile和H-tile器件,TX/RX模拟和数字复位的复位置低交错(staggering)会发生在TX/RX ready的置低之前。复位交错(reset staggering)可能会导致较长的仿真时间。您可以分别通过tx_analogreset_stat,tx_digitalreset_stat,rx_analogreset_stat和rx_digitalreset_stat来观察TX和RX复位交错。