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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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8.5. 信号
信号 | 需要与否 | 说明 |
---|---|---|
aclr | No | 复合乘法器的异步清零。当置位aclr信号高电平,该功能被异步清零。 |
sclr | No | 复合乘法器的同步清零。当置位sclr信号高电平,该功能被异步清零。 |
clock | Yes | ALTMULT_COMPLEX功能的时钟输入。 |
dataa_imag[] | Yes | 复合乘法器数据A信号的虚数输入值。输入信号的大小取决于How wide should the A input buses be?参数值。 |
dataa_real[] | Yes | 复合乘法器数据A信号的实数输入值。输入信号的大小取决于How wide should the A input buses be?参数的值。 |
datab_imag[] | Yes | 复合乘法器数据B信号的虚数输入值。输入信号的大小取决于How wide should the B input buses be?参数的值。 |
datab_real[] | Yes | 复合乘法器数据B信号的实数输入值。输入信号的大小取决于How wide should the B input buses be?参数的值。 |
ena | No | 复合乘法器时钟信号的有效高电平时钟使能 |
信号 | 需要与否 | 说明 |
---|---|---|
result_imag | Yes | 乘法器的虚数输出值。输出信号的大小取决于WIDTH_RESULT参数的值。 |
result_real | Yes | 乘法器的实数输出值。输出信号的大小取决于WIDTH_RESULT参数的值。 |