仅对英特尔可见 — GUID: kly1439537355525
Ixiasoft
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
仅对英特尔可见 — GUID: kly1439537355525
Ixiasoft
2.7. 定点运算的累加器,Chainout加法器和预加载常量
Intel® Stratix® 10精度可调DSP块支持用于定点运算高达64比特位的累加器和加法器。
下列信号可动态控制累加器和chainout加法器的功能。
- NEGATE
- LOADCONST
- ACCUMULATE
两个定点运算独立18 x 19模式中没有累加器和chainout加法器功能。
功能 | 说明 | NEGATE | LOADCONST | ACCUMULATE |
---|---|---|---|---|
归零(Zeroing) | 禁用累加器。 | 0 | 0 | 0 |
预加载(Preload) | 总是将结果添加到预加载值。64-bit预加载值中仅可有一个位为“1”。它作为舍入的DSP结果被用到64-bit结果的任何位置。 | 0 | 1 | 0 |
累加(Accumulation) | 将当前结果与之前累加结果相加。 | 0 | X | 1 |
抽取+累加(Decimation + Accumulation) | 此功能提取当前结果并将其转换成二进制补码,然后与之前结果相加。 | 1 | X | 1 |
抽取+Chainout加法(Decimation + Chainout Adder) | 此功能提取当前结果并将其转换成二进制补码,然后与之前DSP模块的输出相加。 | 1 | 0 | 0 |