仅对英特尔可见 — GUID: bnp1566541600798
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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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11.7.2. General1 Tab
参数名称 | 值 | 默认值 | 说明 |
---|---|---|---|
流水线 | |||
Output latency | 0–14 | 0 | 指定与quotient[]和remain[]输出相关联延迟的时钟周期数。值(0)表示不存在延迟,且以实例化纯组合函数。如果省略,则默认值为0(non-pipelined,非流水线)。不可将Output latency参数值指定为高于How wide should the 'numerator' input bus be?参数中所指定的值。 |
Create an asynchronous Clear input? |
|
Off | 选择该选项创建aclr信号。 |
Create a Clock Enable Input? |
|
Off | 选择该选项创建IP时钟的clken信号。 |
优化 | |||
Which do you wish to optimize? |
|
Default Optimization | 指定特定IP实例的优化类型。
|
余数 | |||
Always return a positive remainder? |
|
Yes | 为减少面积并提高速度, Intel® 建议在余数必须为正或不重要的操作中将该参数设置为Yes。 |