Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

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ID 683814
日期 12/23/2020
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Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
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Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

可选/复用配置管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 3.  可选/复用配置管脚
管脚名称 管脚功能 管脚描述 连接指南
DCLK 输入(PS, FPP)；输出(AS)

专用配置时钟管脚。在被动串行(PS)和快速被动并行(FPP)配置方案中，DCLK用于将配置数据从一个外部源钟控(clock)到FPGA中。

在AS配置方案中，DCLK是FPGA中的一个输出，为配置接口提供时序。

不要悬空此管脚。驱高或驱低此管脚。
CRC_ERROR I/O，输出(开漏)

高电平有效(active high)信号表明错误检测电路已经检测到配置RAM (CRAM)比特中的错误。

此信号的下降沿表明关于错误位置和类型的信息存在于错误消息寄存器(EMR)中。

仅在用户模式下使能错误检测时才使用此复用管脚。

此管脚可用作一个用户I/O管脚。

当使用开漏输出专用CRC_ERROR管脚作为一个可选管脚时，通过一个外部10-kΩ上拉电阻将此管脚连接到VCCPGM。

当开漏输出复用CRC_ERROR管脚没有用作一个可选管脚时，并且CRC_ERROR管脚也没有用作一个I/O管脚时，请按照 Intel® Quartus® Prime软件中的定义连接此管脚。

DEV_CLRn I/O，输入

可选管脚，使您能够覆盖所有器件寄存器上的所有清零。

当此管脚驱低时，所有寄存器均被清零；当此管脚驱高(VCCPGM)时，所有寄存器均根据编程运行。

当没有使用复用DEV_CLRn管脚时，并且此管脚没有用作I/O管脚时，将此管脚连接到GND。
DEV_OE I/O，输入

可选管脚，使您能够覆盖器件上的所有三态。

当此管脚驱低时，所有I/O管脚均为三态；当此管脚驱高时(VCCPGM)，所有I/O管脚均根据编程运行。

当没有使用复用DEV_OE管脚时，并且此管脚没有用作I/O管脚时，将此管脚连接到GND。
DATA0 I/O，输入 复用配置数据输入管脚。您可以将DATA0管脚用于PS或FPP配置方案，或者在配置完成后作为I/O管脚使用。 当没有使用专用输入DATA0管脚时，并且此管脚没有用作I/O管脚时，将此管脚断开。
DATA[1:31] I/O，输入

复用配置数据输入管脚。

分别将DATA [1:7]管脚用于FPP x8，将DATA [1:15]管脚用于FPP x16，将DATA [1:31]管脚用于FPP x32配置，或者用作普通I/O管脚。这些管脚在配置后也可以用作用户I/O管脚。

当没有使用复用DATA[1:31]管脚时，并且这些管脚没有用作I/O管脚时，将这些管脚断开。
INIT_DONE I/O，输出(开漏)

这是一个复用管脚，当没有作为INIT_DONE管脚而使能时，可用作I/O管脚。

使能此管脚时，管脚上一个从低到高的跳变表明器件已经进入用户模式。如果使能了INIT_DONE输出，那么INIT_DONE管脚在配置后无法用作用户I/O管脚。

使用可选的开漏输出专用INIT_DONE管脚时，通过一个外部10-kΩ上拉电阻将此管脚连接到VCCPGM。

在AS或PS多器件配置模式下使用此管脚时，请确保使能了 Intel® Quartus® Prime器件中的INIT_DONE管脚。当没有使用专用INIT_DONE可选开漏输出时，并且此管脚没有用作I/O管脚时，请按照 Intel® Quartus® Prime软件中的定义连接此管脚。

nPERST[L,R][0:1] I/O，输入

仅在与PCI Express* (PCIe*) hard IP (HIP)一起使用时，才可以使用复用基本复位管脚。

当此管脚为低电平时，收发器处于复位状态。当此管脚为高电平时，收发器退出复位。当此管脚没有用作基本复位，此管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接此管脚。此管脚由1.8V VCCIO电源供电，并且必须由1.8V兼容的I/O标准来驱动。

将PCIe nPERST管脚连接到一个电平转换器，使电压从3.3V LVTTL降到1.8V，与此管脚进行接口连接。当此管脚不用于配置目的时，您可以选择1.2V，1.5V或者1.8V兼容I/O标准。然而，您必须将PCIe nPERST管脚上的3.3V LVTTL电压降到所选择的 Intel® Arria® 10 nPERST I/O标准电压电平。

每个PCIe HIP仅使用一个nPERST管脚。即使特定组件可能只有1个或2个PCIe HIP时， Intel® Arria® 10也要始终有全部四个列出的管脚。

  • nPERSTL0 = 左下PCIe HIP & CvP
  • nPERSTL1 = 左上PCIe HIP (可用时)
  • nPERSTR0 = 右下PCIe HIP (可用时)
  • nPERSTR1 = 右上PCIe HIP (可用时)

为实现最大兼容性，请始终首先使用左下PCIe HIP，因为这是唯一使用PCIe链路支持Configuration via Protocol (CvP)的位置。
AS_DATA0/ASDO 双向 专用AS配置管脚。使用EPCQ-L器件(x1模式)时，这是ASDO管脚，并用于发送地址，控制FPGA器件和EPCQ-L器件之间的信号。 当不在AS配置模式下编程器件时就不使用ASDO管脚。当不使用此管脚时，请将此管脚断开。
AS_DATA[1:3] 双向 专用AS配置数据管脚。当连接到EPCQ-L器件时，会在这些管脚上传输这些配置数据。 当没有使用此管脚时，请将此管脚断开。
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