Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

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ID 683814
日期 12/23/2020
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Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南 x
Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

外部存储器接口和硬核存储器PHY管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 6.  外部存储器接口和硬核存储器PHY管脚
管脚名称 管脚功能 管脚描述 连接指南
DQS[#] I/O，双向 在外部存储器接口连接中使用的可选数据选通信号。这些管脚驱动到专用DQS相移电路。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQSn[#] I/O，双向 在外部存储器接口连接中使用的可选互补数据选通信号。这些管脚驱动到专用DQS相移电路。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQ[#] I/O，双向 在外部存储器接口连接中使用的可选数据信号。指定DQ总线内的DQ比特的顺序并不重要。不过，如果计划移植具有不同DQ总线宽度的不同存储器接口，则需要重新评估管脚约束。对管脚列表中所有相关DQS列的DQ管脚进行分析。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CQ[#] I/O，输入 在QDRII/II+/II+ Xtreme SRAM中使用的可选数据选通信号。这些是用于回波时钟的管脚。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CQn[#] I/O，输入 在QDRII/II+/II+ Xtreme SRAM中使用的可选数据选通信号。这些是用于回波时钟的管脚。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQS[#]_[#] I/O，双向 用于外部存储器接口连接的可选数据选通信号。这些管脚驱动到专用DQS相移电路。相移后的DQS信号也能驱动到内部逻辑。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQSn[#]_[#] I/O，双向 在外部存储器接口连接中使用的可选互补数据选通信号。这些管脚驱动到专用DQS相移电路。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQ[#]_[#]_[#] I/O，双向 在外部存储器接口连接中使用的可选数据信号。指定DQ总线内的DQ比特的顺序并不重要。不过，如果计划移植具有不同DQ总线宽度的不同存储器接口，则需要重新评估管脚约束。对管脚列表中所有相关DQS列的DQ管脚进行分析。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CQ[#]_[#]/CQn[#]_[#] I/O，输入 在QDRII/II+/II+ Xtreme SRAM中使用的可选数据选通信号。这些是用于回波时钟的管脚。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
QK[#]_[#] I/O，输入 在RLDRAM 3中使用的可选数据选通信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
QKn[#]_[#] I/O，输入 在RLDRAM 3中使用的可选互补数据选通信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DM[#]_[#] I/O，输出 可选的写数据屏蔽、在写入期间与DQ边沿对齐。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RESET_N_0 I/O，输出 低电平有效复位信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
A_[#] I/O，输出 DDR3, DDR4, QDRII/II+/II+ Xtreme SRAM和RLDRAM3的地址输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
BA_[#] I/O，输出 DDR2, DDR3和RLDRAM 3的bank地址输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CK_[#] I/O，输出 外部存储器件的输入时钟。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CK_N_[#] I/O，输出 外部存储器件的输入时钟，反转的CK。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CKE_[#] I/O，输出 高信号使能时钟，低信号禁用时钟。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CS_N_[#] I/O，输出 低电平有效芯片选择。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
REF# I/O，输出 RLDRAM 3的自动刷新控制输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
ODT_[#] I/O，输出 设置每个管脚的匹配电阻的片上匹配信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
WE_N_0 I/O，输出 DDR3 SDRAM，RLDRAM 3和所有支持的协议的写使能输入(write-enable)。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CAS_N_0 I/O，输出 DDR3 SDRAM的列地址选通。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RAS_N_0 I/O，输出 DDR3 SDRAM的行地址选通。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RPS_N_0 I/O，输出 QDRII/II+/II+ Xtreme存储器的读信号。低电平有效，并在无效状态下复位。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
WPS_N_0 I/O，输出 QDRII/II+/II+ Xtreme存储器的写信号。低电平有效，并在无效状态下复位。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
ALERT_N_0 I/O，输入 警报输入，指示系统的存储控制器出现了特定的警报或者事件。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

如果在 Intel® Arria® 10 SX器件中使用 Early I/O Release特性，那么要确保此管脚位于活动的HPS I/O bank之中。关于详细信息，请参考 Intel® Arria® 10 SoC Design Guidelines的HPS EMIF Design Consideration章节。

PAR_0 I/O，输出 命令和地址奇偶校验输出：DDR4支持具有MR设置的DRAM中的偶数奇偶性校验。PAR一旦通过MR5中的寄存器使能，DRAM就会计算与ACT_n,RAS_n/A16,CAS_n/A15,WE_n/A14,BG0-BG1,BA0-BA1,A17-A0的奇偶校验。输出奇偶校验应保持在时钟的上升沿，并且同时命令和地址的CS_n设置为低电平。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
ACT_N_0 I/O，输出 指示ACTIVATE命令的命令输出。应用于DDR4。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
BG_[#] I/O，输出 bank组地址输出，定义一个REFRESH，ACTIVATE，READ，WRITE或者PRECHARGE命令应用的bank组。应用于DDR4。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
C_[#] I/O，输出 堆栈器件时使用的堆栈地址输入。应用于DDR4。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RM_[1,0] I/O，输出 等级乘法。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
PE_N_0 I/O，输入 地址奇偶校验错误。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
AP_0 I/O，输出 地址奇偶校验。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
AINV_0 I/O，输出 地址总线的地址反转状态。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RW[A,B]_N_0 I/O，输出 同步读/写输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DOFF_N_0 I/O，输出 QDR II/ II + SDRAM的锁相环(PLL)关闭 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
LD[A,B]_N_0 I/O，输出 同步负载输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
REF_N_0 I/O，输出 RLDRAM 3的自动刷新控制输入。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CFG_N_0 I/O，输出 配置比特。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
LBK[#]_N_0 I/O，输出 环回(loop-back)模式。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
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