Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

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ID 683814
日期 12/23/2020
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Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
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Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

专用配置/JTAG管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 2.  专用配置/JTAG管脚
管脚名称 管脚功能 管脚描述 连接指南
nIO_PULLUP 输入

专用输入管脚，用于确定用户I/O管脚和复用I/O管脚(DATA[0:31]、CLKUSR、INIT_DONE、DEV_OE和DEV_CLRn)上的内部上拉电阻在配置之前和配置期间是开启还是关闭。

一个逻辑高电平会关闭弱上拉电阻，而一个逻辑低电平会开启弱上拉电阻。

使用一个1 kΩ上拉电阻将nIO-PULLUP管脚直接连接到VCC，或者直接连接到GND。此管脚有一个内部25-kΩ下拉电阻。

如果将此管脚连接到VCC，那么在配置前或配置期间，在所有电源达到完全额定电压之后，要确保所有用户I/O管脚和复用I/O管脚都处于有效逻辑上(0或1)。

TEMPDIODEp 输入 用于FPGA内部的温度感应二极管(偏置高电平输入)的管脚。 如果没有将温度感应二极管与外部温度感应器件一起使用，那么要将此管脚连接到GND。
TEMPDIODEn 输入 用于FPGA内部的温度感应二极管(偏置低电平输入)的管脚。 如果没有将温度感应二极管与外部温度感应器件一起使用，那么要将此管脚连接到GND。
MSEL[0:2] 输入 对FPGA器件设置配置方案的配置输入管脚。

这些管脚通过25-kΩ电阻内部连接到GND。请勿悬空这些管脚。未使用这些管脚时，可以将它们连接到GND。

根据所使用的配置方案，将这些管脚连接到VCCPGM或GND。要了解关于配置方案选项的更多信息，请参考 Intel® Arria® 10器件的配置、设计安全和远程系统更新章节。

如果使用JTAG配置方案，那么要将这些管脚连接到GND。

nCE 输入 专用active-low(低电平有效)芯片使能管脚。当nCE管脚处于低电平时，器件被使能。当nCE管脚处于高电平时，器件被禁用。

在多器件配置中，第一个器件的nCE管脚连接至低电平，而其nCEO管脚驱动链中下一个器件的nCE管脚。

在单器件配置和JTAG编程中，请将nCE管脚连接到GND。

nCONFIG 输入 专用配置控制输入管脚。用户模式期间下拉此管脚会导致FPGA丢失其配置数据，进入复位状态，并且三态(tri-state)所有I/O管脚。将此管脚返回至一个逻辑电平会启动重配置。

当FPGA使用一个被动配置方案时，请将nCONFIG管脚直接连接到配置控制器。

当FPGA使用一个主动串行(AS)配置方案时，请通过一个连接到VCCPGM管脚的10-kΩ电阻来连接nCONFIG管脚。

如果没有使用此管脚，那么将此管脚直接连接到VCCPGM，或者通过一个10-kΩ电阻将此管脚连接到VCCPGM。

CONF_DONE 双向(开漏)

专用配置完成(configuration done)管脚。

作为状态输出，CONF_DONE管脚在配置之前和配置期间驱动至低电平。在成功地接收到所有配置数据和初始化周期开始之后，释放CONF_DONE。

作为状态输入，CONF_DONE管脚在接收到所有数据之后变为高电平。然后，器件初始化并进入用户模式。此管脚不可用作用户I/O管脚。

将一个外部10-kΩ上拉电阻连接到VCCPGM。VCCPGM的电平必须足够高，以满足器件和外部主机上的I/O的VIH规范。

使用被动配置方案时，配置控制器监控此管脚。
nCEO I/O，输出(开漏)

器件配置完成后，nCEO管脚驱动至低电平。

如果未将此管脚用作一个配置管脚，那么此管脚可用作用户I/O管脚。

在多器件配置中，nCEO管脚驱动后续FPGA的nCE管脚。

通过一个外部10-kΩ上拉电阻将此管脚连接到VCCPGM。

在单器件配置中，可以悬空此管脚。
nSTATUS 双向(开漏)

专用的配置状态管脚。FPGA在上电后立即驱低nSTATUS管脚，并且在上电复位(POR)时间后释放此管脚。

作为状态输出，如果在配置期间发生错误，那么nSTATUS管脚将被拉低。

作为状态输入，在配置或初始化期间，当nSTATUS管脚被外部源驱低时，器件进入错误状态。此管脚不可用作一个用户I/O管脚。

将一个外部10-kΩ上拉电阻连接到VCCPGM。VCCPGM的电平必须足够高，以满足器件和外部主机上的I/O的VIH规范。

使用被动配置方案时，配置控制器监控此管脚。
TCK 输入 专用JTAG测试时钟输入管脚。

通过一个1-kΩ下拉电阻将此管脚连接到GND。此管脚有一个内部25-kΩ下拉电阻。

请勿对TCK管脚驱动高于1.8-，1.5-或者1.2-V VCCPGM电源的电压。TCK输入管脚由VCCPGM电源供电。

TMS 输入 专用JTAG测试模式选择输入管脚。

通过一个1–10-kΩ上拉电阻将此管脚连接到VCCPGM。

如果未使用JTAG接口，那么请使用一个1-kΩ电阻将TMS管脚连接到VCCPGM。此管脚有一个内部25-kΩ上拉电阻。

请勿对TMS管脚驱动高于1.8-，1.5-或者1.2-V VCCPGM电源的电压。TMS输入管脚由VCCPGM电源供电。

TDI 输入 专用JTAG测试数据输入管脚。

通过一个1–10-kΩ上拉电阻将此管脚连接到VCCPGM。

如果未使用JTAG接口，那么请使用一个1-kΩ电阻将TDI管脚连接到VCCPGM。此管脚有一个内部25-kΩ上拉电阻。

请勿对TDI管脚驱动高于1.8-，1.5-或者1.2-V VCCPGM电源的电压。TDI输入管脚由VCCPGM电源供电。

TDO 输出 专用JTAG测试数据输出管脚。 如果未使用JTAG接口，那么断开TDO管脚。
TRST 输入 专用低电平有效(active low)JTAG测试复位输入管脚。TRST管脚用于异步复位JTAG边界扫描电路。

TRST管脚的使用是可选的。如果未使用此管脚，那么要通过一个1-kΩ上拉电阻将此管脚连接到VCCPGM。

使用此管脚时，要确保TMS管脚保持在高电平，或者当TRST管脚从低电平变成高电平时，TCK管脚要处于静态。

要禁用JTAG电路，可将此管脚连接到GND。此管脚有一个内部25-kΩ上拉电阻。

请勿对TRST管脚驱动高于1.8-，1.5-或者1.2-V VCCPGM电源的电压。TRST输入管脚由VCCPGM电源供电。

nCSO[0:2] 输出 使能EPCQ-L器件的AS配置方案中从FPGA到EPCQ-L器件的专用输出控制信号。 当不在AS配置方案中编程FPGA时，就没有使用nCSO管脚。当此管脚没有用作一个输出管脚时，请将此管脚断开。
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