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时钟和PLL管脚
管脚名称 | 管脚功能 | 管脚描述 | 连接指南 |
---|---|---|---|
CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]p | I/O,时钟输入 | 可用于数据输入或输出的专用高速时钟输入管脚。这些管脚都支持差分输入OCT RD、单端输入OCT RT以及单端输出OCT RS。 |
将未使用的管脚接地(GND)或者悬空它们。 如果管脚未连接,请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态,或者保留为输出来驱动GND。 如果在 Intel® Arria® 10 SX器件中使用 Early I/O Release特性,那么要确保HPS SDRAM IP的输入时钟位于活动的HPS I/O bank之中。关于详细信息,请参考 Intel® Arria® 10 SoC Design Guidelines的HPS EMIF Design Consideration章节。 |
CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]n | I/O,时钟输入 | 可用于数据输入或输出的专用高速时钟输入管脚。这些管脚都支持差分输入OCT RD、单端输入OCT RT以及单端输出OCT RS。 |
将未使用的管脚接地(GND)或者悬空它们。 如果管脚未连接,请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态,或者保留为输出来驱动GND。 如果在 Intel® Arria® 10 SX器件中使用 Early I/O Release特性,那么要确保HPS SDRAM IP的输入时钟位于活动的HPS I/O bank之中。关于详细信息,请参考 Intel® Arria® 10 SoC Design Guidelines的HPS EMIF Design Consideration章节。 |
PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_FB[0,1] | I/O,时钟 | 可用作单端输入、单端输出或外部反馈输入管脚的复用I/O管脚。要了解关于所支持管脚的更多信息,请参阅器件管脚说明(pinout)文件。 | 将未使用的管脚接地(GND)或者悬空它们。 如果管脚未连接,请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态,或者保留为输出来驱动GND。 |
PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1] , PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]p | I/O,时钟 | 可用作两个单端时钟输出管脚或一个差分时钟输出对的I/O管脚。要了解关于所支持管脚的更多信息,请参阅器件管脚说明(pinout)文件。 | 将未使用的管脚接地(GND)或者悬空它们。 如果管脚未连接,请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态,或者保留为输出来驱动GND。 |
PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]n | I/O,时钟 | 可用作两个单端时钟输出管脚或一个差分时钟输出对的I/O管脚。要了解关于所支持管脚的更多信息,请参阅器件管脚说明(pinout)文件。 | 将未使用的管脚接地(GND)或者悬空它们。 如果管脚未连接,请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态,或者保留为输出来驱动GND。 |