双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南

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ID 683148
日期 1/23/2015
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1. 双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南
1. 双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南 x
1.1. ALTDDIO特性 1.2. ALTDDIO常见应用 1.3. ALTDDIO资源利用率​​和性能 1.4. ALTDDIO参数设置 1.5. ALTDDIO功能说明 1.6. 设计实例2：8比特DDR分频器使用ALTDDIO_BIDIR 1.7. ALTDDIO_IN IP内核信号 1.8. ALTDDIO_OUT IP内核信号 1.9. ALTDDIO_BIDIR IP内核信号 1.10. Verilog HDL原型 1.11. VHDL组件声明 1.12. VHDL LIBRARY-USE声明 1.13. 文档修订历史
1.2. ALTDDIO常见应用 x
1.2.1. DDR SDRAM、DDR2 SDRAM和RLDRAM II存储器 1.2.2. QDR SRAM和QDRII SRAM存储器接口 1.2.3. 高速接口体系结构
1.5. ALTDDIO功能说明 x
1.5.1. DDR器件配置 1.5.2. DDR I/O时序
1.5.1. DDR器件配置 x
1.5.1.1. 输入配置 1.5.1.2. 输出配置 1.5.1.3. 双向配置
1.6. 设计实例2：8比特DDR分频器使用ALTDDIO_BIDIR x
1.6.1. 使用ALTDDIO_BIDIR生成一个分频器 1.6.2. 创建一个分频器 1.6.3. 实现分频器设计 1.6.4. 功能结果 — 在ModelSim-Altera软件中对分频器设计进行仿真
1.6.1. 使用ALTDDIO_BIDIR生成一个分频器 x
1.6.1.1. 创建ALTDDIO_BIDIR模块 1.6.1.2. 创建LPM_DIVIDE模块
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1.5.1.2. 输出配置

Stratix系列和APEX II器件的专用输出寄存器锁存AO和BO。这些正边沿触发寄存器和多路复用器被用于实现DDR I/O的输出路径。
图 3. Stratix系列和APEX II器件的输出DDR I/O路径配置该图显示了Stratix系列和APEX II器件的DDR输出的IOE配置。

在时钟的正边沿，在寄存器AO和BO中采集了一个高数据比特和一个低数据比特。这两个寄存器的输出被驱动到2-to-1多路复用器的输入，它将输出寄存器时钟用作控制信号。高电平时钟选择寄存器BO的数据，而低电平时钟选择寄存器AO的数据。这个过程双倍了I/O管脚上的数据速率。

图 4. Stratix IOE的DDR输出I/O配置该图显示了Stratix系列器件的DDR输出的IOE配置
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