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1.7. ALTDDIO_IN IP内核信号
下表列出了ALTDDIO_IN IP内核的输入和输出端口。
图 9. ALTDDIO_IN端口
| 名称 | 需要 | 说明 |
|---|---|---|
| datain[] | Yes | DDR输入数据端口。输入端口WIDTH宽度。datain端口应该从顶层设计的输入管脚中直接驱动。 |
| inclock | Yes | 时钟信号来采样DDR输入。datain端口在inclock信号的每个时钟沿上进行采样。 |
| inclocken | No | 数据时钟的时钟使能 |
| aclr | No | 异步清零输入。aclr和aset端口无法同时连接。 |
| aset | No | 异步设置输入。aclr和aset端口无法同时连接。 |
| sclr | No | 异步清零输入sclr和sset端口无法同时连接。sclr端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。 1 |
| sset | No | 同步设置输入。sclr和sset端口无法同时连接。sset端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。1 |
| 名称 | 需要 | 说明 |
|---|---|---|
| dataout_h[] | Yes | 数据在inclock信号上升沿的datain[]端口被采集。 |
| dataout_l[] | Yes | 数据在inclock信号下降沿的datain[]端口被采集。 |
1 当采用Stratix III器件进行设计时，当sclr被置位时，它同步地预置输入路径和重同步寄存器。