1.4. ALTDDIO参数设置
这些表列出了ALTDDIO IP内核的参数设置。
| 参数 | 说明 |
|---|---|
| Currently selected device family | 指定所使用的Altera®®器件系列。 |
| Width: (bits) | 指定数据总线的宽度。 |
| Asynchronous clear and asynchronous set ports | 选择异步清零(aclr)的 Use ‘aclr’ port。选择异步预置(aset)的 Use ‘aset’ port。 如果没有使用任何异步清零选项，就选择 Not used并指定寄存器应该高电平或低电平，可通过使能或禁用 Registers power up high来实现。 |
| Synchronous clear and synchronous set ports | 选择同步清零(sclr)的 Use ‘sclr’ port。选择同步预置(sset)的 Use ‘sset’ port。如果没有使用任何同步清零选项，就选择 Not used。 同步复位选项仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。 |
| Use ‘inclocken’ port | 打开这一选项，添加一个clock enable端口，对数据输入开始计时时进行控制。该信号防止数据被传递。 |
| Invert input clock | 使能时，数据的第一个比特在输入时钟的上升沿被采集。如果没有使能，那么数据的第一个比特在输入时钟的下降沿被采集。 |
| 参数 | 说明 |
|---|---|
| Currently selected device family | 指定所使用的Altera器件系列。 |
| Width: (bits) | 指定数据总线的宽度。 |
| Asynchronous clear and asynchronous set ports | 选择异步清零(aclr)的 Use ‘aclr’ port。选择异步预置(aset)的 Use ‘aset’ port。 如果没有使用任何异步清零选项，就选择 Not used并指定寄存器应该高电平或低电平，可通过使能或禁用 Registers power up high来实现。 |
| Use ‘outclocken’ port | 打开这一选项，添加一个clock enable端口，对锁存于时钟的数据进行控制。该信号防止数据被传递。 |
| Invert ‘dataout’ output | 打开这一选项，反转 dataout[]输出端口。 该选项仅适用于Cyclone III和Cyclone II器件。 |
| Use output enable port | 打开这一选项，创建一个output enable输入端口(oe)，对数据被载到 dataout端口进行控制。 |
| Use ‘oe_out’ port to connect to tri-state output buffer(s) | 打开这一选项，对双向padio端口创建一个output enable端口。该端口仅适用于Stratix III和Cyclone III器件。 |
| Register ‘oe’ port | 打开这一选项，寄存output-enable (oe) 输入端口。 |
| Delay switch-on by half a clock cycle | 打开这一选项，使用一个额外的oe寄存器。使用这个oe寄存器时，oe端口变成高电平后，输出管脚处于高阻抗状态，它多出半个时钟周期。 |
| Synchronous clear and synchronous set ports | 选择同步清零(sclr)的 Use ‘sclr’ port。选择同步预置(sset)的 Use ‘sset’ port。如果没有使用任何同步清零选项，就选择 Not used。 同步复位选项仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。 |
| 参数 | 说明 |
|---|---|
| Currently selected device family | 指定所使用的Altera器件系列。 |
| Width: (bits) | 指定数据总线的宽度。 |
| Asynchronous clear and asynchronous set ports | 选择异步清零(aclr)的 Use ‘aclr’ port。选择异步预置(aset)的 Use ‘aset’ port。 如果没有使用任何异步清零选项，就选择 Not used并指定寄存器应该高电平或低电平，可通过使能或禁用 Registers power up high来实现。 |
| Synchronous clear and synchronous set ports | 选择同步清零(sclr)的 Use ‘sclr’ port。选择同步预置(sset)的 Use ‘sset’ port。如果没有使用任何同步清零选项，就选择 Not used. 同步复位选项仅适用Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。 |
| Invert ‘padio’ port | 只要驱动为输出时，‘padio’端口就会被反转。该选项仅适用于Cyclone III和Cyclone II器件。 |
| Use ‘inclocken’ and ‘outclocken’ ports | 打开这一选项，添加一个clock enable端口，对数据输入和输出增加锁存控制。该信号防止数据被传递。 |
| Use output enable port | 打开这一选项，创建一个output enable输入端口(oe)，对数据被载到 dataout端口进行控制。 |
| Use oe_out port to connect to tri-state output buffer(s) | 双向padio端口的输出使能。该端口仅适用于Stratix III和Cyclone III器件。 |
| Register ‘oe’ port | 打开这一选项，寄存output-enable (oe)输入端口。 |
| Delay switch-on by a half clock cycle | 打开这一选项，使用一个额外的 oe寄存器。使用这个 oe寄存器时，oe端口变成高电平后，输出管脚处于高阻抗状态，它多出半个时钟周期。 |
| Use ‘combout’ port | 使用可选的数据端口 combout。 combout端口发送数据到内核，旁路DDR I/O输入寄存器。对于双向操作，必须使能 dataout_h和 dataout_l端口、 combout端口或者两者。 |
| Use ‘dqsundelayedout’ port | 在DQS管脚中创建无延时输出。如果将ALTDDIO_BIDIR IP内核用于外部存储器接口中的DQS信号，您必须将无延时DQS信号布线到Stratix II和Stratix器件的LE中。该选项仅适用于Stratix、Stratix GX和HardCopy Stratix器件。 |
| Use ‘dataout_h’ and ‘dataout_l’ ports | 使能 dataout_h和 dataout_l端口。 |
| Implement input registers in LEs | 在逻辑单元中实现输入路径。只有使能了dataout_h和dataout_l端口时，该选项才适用。 |