英特尔 Quartus Prime Pro Edition用户指南: 设计建议

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ID 683082
日期 8/03/2023
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1. 推荐的HDL编码样式 2. 推荐的设计实践 3. 通过英特尔Quartus Prime软件管理亚稳态 4. 英特尔 Quartus Prime Pro Edition用户指南：设计建议存档 A. 英特尔 Quartus Prime Pro Edition用户指南
1. 推荐的HDL编码样式 x
1.1. 使用所提供的HDL模板 1.2. 在HDL中例化IP Core 1.3. 推断乘法器和DSP功能 1.4. 从HDL代码推断存储器功能 1.5. 寄存器和锁存器编码准则 1.6. 常规编码指南 1.7. 使用低级基元(Low-Level Primitives)进行设计 1.8. HDL代码中的跨模块引用(XMR) 1.9. 在HDL代码中使用force语句 1.10. 建议的HDL编码样式修订历史
1.1. 使用所提供的HDL模板 x
1.1.1. 从所提供的模板插入HDL代码
1.3. 推断乘法器和DSP功能 x
1.3.1. 推断乘法器 1.3.2. 推导乘法累加器和乘法加法器功能
1.4. 从HDL代码推断存储器功能 x
1.4.1. 从HDL代码推断RAM功能 1.4.2. 从HDL代码推断ROM功能 1.4.3. 在HDL代码中推断移位寄存器 1.4.4. 在HDL代码中推断FIFO
1.4.1. 从HDL代码推断RAM功能 x
1.4.1.1. 使用同步存储器模块 1.4.1.2. 避免不受支持的复位和控制条件 1.4.1.3. 检查Read-During-Write行为 1.4.1.4. 控制RAM推断和实现 1.4.1.5. 具有旧数据Read-During-Write行为的单时钟同步RAM 1.4.1.6. 具有新数据Read-During-Write行为的单时钟同步RAM 1.4.1.7. 简单双端口，双时钟同步RAM 1.4.1.8. 真双端口同步RAM 1.4.1.9. 混合宽度双端口RAM 1.4.1.10. 带Byte-Enable信号的RAM 1.4.1.11. 指定上电时的初始存储器内容
1.4.3. 在HDL代码中推断移位寄存器 x
1.4.3.1. 简单移位寄存器 1.4.3.2. 包含均匀间隔的抽头(tap)的移位寄存器
1.4.4. 在HDL代码中推断FIFO x
1.4.4.1. Verilog HDL中的双时钟FIFO示例 1.4.4.2. 双时钟FIFO时序约束
1.5. 寄存器和锁存器编码准则 x
1.5.1. 寄存器上电值 1.5.2. 诸如Clear和Clock Enable的次级寄存器控制信号 1.5.3. 锁存器(Latches)
1.5.1. 寄存器上电值 x
1.5.1.1. 指定一个上电值
1.5.3. 锁存器(Latches) x
1.5.3.1. 避免意外锁存生成 1.5.3.2. 正确地推断锁存器
1.6. 常规编码指南 x
1.6.1. 三态信号(Tri-State Signals) 1.6.2. 时钟多路复用(Clock Multiplexing) 1.6.3. 加法树(Adder Trees) 1.6.4. 状态机HDL指南 1.6.5. 多路复用器HDL准则 1.6.6. 循环冗余校验功能 1.6.7. 比较器HDL准则 1.6.8. 计数器HDL准则
1.6.3. 加法树(Adder Trees) x
1.6.3.1. 自适应逻辑模块中具有6-Input LUT的体系结构 1.6.3.2. 更改加法器树样式
1.6.4. 状态机HDL指南 x
1.6.4.1. 状态机上电 1.6.4.2. Verilog HDL状态机 1.6.4.3. VHDL状态机
1.6.4.2. Verilog HDL状态机 x
1.6.4.2.1. Verilog-2001状态机编码示例 1.6.4.2.2. SystemVerilog状态机编码示例
1.6.4.3. VHDL状态机 x
1.6.4.3.1. VHDL状态机编码示例
1.6.5. 多路复用器HDL准则 x
1.6.5.1. 英特尔Quartus Prime软件中多路复用器重组(Multiplexer Restructuring)的选项 1.6.5.2. 多路复用器类型 1.6.5.3. IF语句中的隐式默认值 1.6.5.4. default或者OTHERS CASE Assignment
1.6.5.2. 多路复用器类型 x
1.6.5.2.1. 二进制多路复用器 1.6.5.2.2. 选择器多路复用器 1.6.5.2.3. 优先级多路复用器
1.6.6. 循环冗余校验功能 x
1.6.6.1. 如果性能很重要，则要优化速度 1.6.6.2. 使用单独的CRC模块而不是级联的阶段(Cascaded Stage) 1.6.6.3. 使用单独的CRC模块，而不是允许模块合并 1.6.6.4. 利用延迟(如果可用) 1.6.6.5. 通过禁用未使用的CRC模块来节省功耗 1.6.6.6. 通过同步加载(sload)信号对器件进行初始化
2. 推荐的设计实践 x
2.1. 遵循同步的FPGA设计实践 2.2. HDL设计指南 2.3. 使用时钟和寄存器控制架构功能 2.4. 实现嵌入式RAM 2.5. Design Assistant设计规则检查 2.6. 推荐的设计实践修订历史
2.1. 遵循同步的FPGA设计实践 x
2.1.1. 实现同步设计 2.1.2. 异步设计的危害
2.2. HDL设计指南 x
2.2.1. 英特尔 Hyperflex FPGA体系结构的考量 2.2.2. 优化组合逻辑 2.2.3. 优化时钟方案 2.2.4. 优化物理实现和时序收敛 2.2.5. 优化功耗 2.2.6. 管理设计亚稳定性
2.2.2. 优化组合逻辑 x
2.2.2.1. 避免组合循环(Avoid Combinational Loops) 2.2.2.2. 避免意外的锁存器推断(Avoid Unintended Latch Inference) 2.2.2.3. 避免时钟路径中的延迟链 2.2.2.4. 使用同步脉冲发生器(Use Synchronous Pulse Generators)
2.2.3. 优化时钟方案 x
2.2.3.1. 寄存器组合逻辑输出 2.2.3.2. 避免异步时钟分频 2.2.3.3. 避免纹波计数器 2.2.3.4. 使用多路复用的时钟 2.2.3.5. 使用门控(gated)的时钟 2.2.3.6. 使用同步时钟使能
2.2.3.5. 使用门控(gated)的时钟 x
2.2.3.5.1. 推荐的时钟门控方法
2.2.4. 优化物理实现和时序收敛 x
2.2.4.1. 规划物理实现 2.2.4.2. 规划FPGA资源 2.2.4.3. 对时序收敛进行优化 2.2.4.4. 优化关键时序路径
2.3. 使用时钟和寄存器控制架构功能 x
2.3.1. 使用全局复位资源 2.3.2. 使用全局时钟网络资源 2.3.3. 使用Clock Region Assignment来优化时钟约束 2.3.4. 避免异步寄存器控制信号
2.3.1. 使用全局复位资源 x
2.3.1.1. 使用同步复位 2.3.1.2. 使用异步复位 2.3.1.3. 使用同步的异步复位
2.3.3. 使用Clock Region Assignment来优化时钟约束 x
2.3.3.1. 英特尔 Stratix 10器件中的Clock Region Assignment 2.3.3.2. 在英特尔 Arria 10和旧器件系列中的Clock Region Assignment
2.5. Design Assistant设计规则检查 x
2.5.1. 设置Design Assistant 2.5.2. 编译期间运行Design Assistant 2.5.3. 在分析模式下运行Design Assistant 2.5.4. 从Design Assistant进行交叉探测(cross-probing) 2.5.5. 管理Design Assistant规则 2.5.6. Design Assistant规则类别
2.5.1. 设置Design Assistant x
2.5.1.1. Design Assistant规则严重性级别
2.5.2. 编译期间运行Design Assistant x
2.5.2.1. 打开Design Assistant Rule Help
2.5.3. 在分析模式下运行Design Assistant x
2.5.3.1. 从Chip Planner运行Design Assistant 2.5.3.2. 从Timing Analyzer运行Design Assistant
2.5.4. 从Design Assistant进行交叉探测(cross-probing) x
2.5.4.1. 从Design Assistant到Timing Analyzer的交叉探测 2.5.4.2. 从Design Assistant到可视化工具的交叉探测
2.5.5. 管理Design Assistant规则 x
2.5.5.1. 更改每个规则的默认违规数量 2.5.5.2. 对特定的Compiler阶段使能规则 2.5.5.3. 对特定的Compiler阶段指定规则参数 2.5.5.4. 修改规则严重性级别 2.5.5.5. 放弃Design Assistant规则 2.5.5.6. Design Assistant标签
2.5.5.5. 放弃Design Assistant规则 x
2.5.5.5.1. 创建Design Assistant Waivers 2.5.5.5.2. Design Assistant Waiver对话框 2.5.5.5.3. 删除Design Assistant豁免 2.5.5.5.4. Design Assistant Waiver Tcl命令 2.5.5.5.5. drc::add_waiver命令 2.5.5.5.6. drc::get_waivers命令 2.5.5.5.7. drc::report_waivers命令
3. 通过英特尔Quartus Prime软件管理亚稳态 x
3.1. 英特尔Quartus Prime软件中的亚稳态分析 3.2. 亚稳性和MTBF报告 3.3. MTBF优化 3.4. 减少亚稳效应(Reducing Metastability Effects) 3.5. 脚本支持 3.6. 管理亚稳性(Managing Metastability) 3.7. 通过英特尔Quartus Prime软件管理亚稳态修订历史
3.1. 英特尔Quartus Prime软件中的亚稳态分析 x
3.1.1. 数据同步寄存器链 3.1.2. 识别同步器进行亚稳性分析 3.1.3. 时序约束如何影响同步器的识别和亚稳性分析
3.2. 亚稳性和MTBF报告 x
3.2.1. 亚稳性报告 3.2.2. MTBF计算中的同步器数据翻转速率
3.2.1. 亚稳性报告 x
3.2.1.1. MTBF Summary报告 3.2.1.2. Synchronizer Summary报告 3.2.1.3. Timing Analyzer中的同步器链统计报告
3.2.1.1. MTBF Summary报告 x
3.2.1.1.1. 设计的典型和最坏情况MTBF 3.2.1.1.2. 同步器链(Synchronizer Chains) 3.2.1.1.3. 增加可用的稳定时间(Increasing Available Settling Time)
3.3. MTBF优化 x
3.3.1. 同步寄存器链长度
3.4. 减少亚稳效应(Reducing Metastability Effects) x
3.4.1. 对Timing Analyzer应用完整的以系统为中心的时序约束 3.4.2. 强制同步寄存器的识别 3.4.3. 设置同步器数据翻转速率 3.4.4. 在Fitting期间优化亚稳性 3.4.5. 增加要保护和优化的同步器的长度 3.4.6. 增加同步器中使用的级数 3.4.7. 选择一个更快的速度等级器件
3.5. 脚本支持 x
3.5.1. 识别同步器进行亚稳性分析 3.5.2. MTBF计算中的同步器数据翻转速率 3.5.3. report_metastability和Tcl命令 3.5.4. MTBF优化 3.5.5. 同步寄存器链长度
1. 推荐的HDL编码样式
2. 推荐的设计实践
3. 通过英特尔Quartus Prime软件管理亚稳态
4. 英特尔 Quartus Prime Pro Edition用户指南：设计建议存档
A. 英特尔 Quartus Prime Pro Edition用户指南

2.5.5.5.1. 创建Design Assistant Waivers

请安装以下步骤创建一个设计规则豁免(design rule waiver)：
  1. 运行Compiler的一个或多个阶段来生成对设计使能的规则的Design Assistant报告。
  2. 在Design Assistant报告中，右键点击一个或多个规则违规，或者右键点击规则汇总列表中的一整个规则类别，然后点击Design Assistant Waiver。Design Assistant Waiver对话框打开，其中预设置了违规选择的值。
    图 42. 右键点击报告中的Rule Violation来创建违规豁免
  3. 对定义何时应用豁免(waiver)的任何默认Violation conditions进行修改。默认设置是使用所有可应用域的最具描述性的设置。默认情况下，对于所有条件，比较运算符(comparison operator)始终为==(等于)。请参考Design Assistant Waiver对话框来了解所有可用的选项。
  4. 点击X按钮来删除一个子条件并简化查询。点击Add Condition添加一个违规子条件。
  5. 对于豁免标识和审核跟踪，可以选择指定豁免Owner名称，描述性Tag和文本Description。
    图 43. Design Assistant Waiver对话框
  6. 若要查看豁免的违规，请点击Preview按钮。Waived violations by the waiver列表显示了下一次Design Assistant运行期间已豁免的规则违规。当您在运行Design Assistant之后创建一个豁免时，最新添加的豁免会在Waived栏中指定To be Waived。对于您删除的任何豁免，Waiver栏将指定Y + To be unwaived。
  7. 豁免定义完成后，点击OK，在下次运行Design Assistant时应用豁免。Design Assistant不检查与豁免条件匹配的规则的符合性，也不会报告已放弃的规则的结果。Design Assistant报告将按照以下编译表示已豁免的违规。
    图 44. 在编译报告中报告的已应用的豁免

    报告的Waived栏对已豁免的违规指定为Y (yes)。

    Design Assistant将规则豁免保存到工程目录下的da_drc.dawf文件中。

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