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PLL功能指导
| 号码 | 完成? | 核查表项目 |
|---|---|---|
| 1 | 使能PLL功能，并查看参数编辑器中的设置。 |
基于您的系统要求，为FPGA设计定义所需要的时钟频率，以及可用于FPGA的输入频率。采用这些规范来确定您的PLL方案。通过 Intel® Quartus® Prime参数编辑器将您的设置输入IOPLL Intel® FPGA IP核，并查看结果以验证是否特定功能和输入/输出频率能在特定PLL中实现。
Intel® Stratix® 10器件除了具有I/O PLL外还包含小数PLL。可将小数PLL配置为整数或增强型小数PLL。
可使用I/O PLL和小数PLL来减少电路板上所需要的振荡器数量，以及通过综合来自单个参考时钟源的多个时钟频率减少FPGA中所使用的时钟管脚。此外，还可将小数PLL用于收发器的发送时钟。
Intel® Stratix® 10器件的PLL功能性强，可支持多种高级性能，例如，时钟反馈模式，切换和动态相移。