Intel® Stratix® 10器件设计指南

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ID 683738
日期 9/24/2018
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文档目录
文档目录 x
Intel® Stratix® 10器件设计指南
Intel® Stratix® 10器件设计指南 x
设计流程 系统规范 器件选择 系统和电路板早期规划 电路板设计的管脚连接考量 I/O与时钟规划 设计输入 设计实现、分析、优化和验证 Intel® Stratix® 10器件设计指导文档修订历史
系统规范 x
设计规范 IP选择 Platform Designer
器件选择 x
器件类型 PLL和时钟布线 逻辑、存储器和乘法器密集度 I/O管脚数、LVDS通道和封装形式 速度等级 纵向器件移植
系统和电路板早期规划 x
早期功耗评估 散热管理和设计 散热管理的温度传感 电压传感器 器件配置规划 片上调试规划
器件配置规划 x
配置方案选择 配置功能 Intel® Quartus® Prime配置设置
配置方案选择 x
串行配置器件 下载电缆
Intel® Quartus® Prime配置设置 x
可选配置管脚 两用配置管脚
片上调试规划 x
片上调试工具 调试工具规划指导
电路板设计的管脚连接考量 x
器件上电 电源管脚连接和供电电源 配置管脚连接 板级相关的 Intel® Quartus® Prime设置 信号完整性考量 板级仿真和高级I/O时序分析
电源管脚连接和供电电源 x
去耦电容 PLL电路板设计指南 收发器电路板设计指南
配置管脚连接 x
配置管脚电压电平 时钟走线信号完整性 JTAG管脚 MSEL配置模式管脚 其他配置管脚
JTAG管脚 x
JTAG管脚连接 下载电缆操作电压 JTAG 信号缓冲
板级相关的 Intel® Quartus® Prime设置 x
未使用的管脚
信号完整性考量 x
高速电路板设计 电压参考管脚 同步切换噪声 I/O端接
I/O与时钟规划 x
FPGA管脚约束 早期管脚规划与I/O约束分析 I/O特性与管脚连接 时钟和PLL选择 PLL功能指导 时钟控制功能 I/O同步开关噪声
I/O特性与管脚连接 x
I/O信号类型 可选I/O标准和灵活的I/O Bank 存储器接口 两用和特殊管脚连接 Intel® Stratix® 10 I/O特性
PLL功能指导 x
时钟反馈模式 时钟输出
设计输入 x
设计建议 使用IP核 重配置 建议的HDL编码风格
设计实现、分析、优化和验证 x
选择综合工具 器件资源利用报告 Intel® Quartus® Prime消息 时序约束和分析 面积与时序优化 保持性能并减少编译时间 使用 Intel® Hyperflex™ 进行设计 仿真 功耗分析 功耗优化
时序约束和分析 x
建议的时序优化和分析约束
功耗优化 x
器件和设计功耗优化技术 Intel® Quartus® Prime功耗优化技术
器件和设计功耗优化技术 x
器件速度等级 时钟电源管理 存储器功耗降低 I/O功耗指导
Intel® Quartus® Prime功耗优化技术 x
Power Optimization Advisor
Intel® Stratix® 10器件设计指南

设计实现、分析、优化和验证

在创建您的设计源代码并进行约束（包括器件选择和时序要求）后，您的综合工具处理代码并将它映射到器件体系结构的各单元。随后 Intel® Quartus® Prime Fitter运行布局和布线以在指定器件资源中实现设计单元。如有需要，可使用 Intel® Quartus® Prime软件优化设计资源利用率并完成时序收敛，保持未被更改的设计块的性能，并减少将来迭代的编译时间。您还可通过仿真和正式验证来验证设计的功能性。该小节为编译流程中的这些阶段提供指导。


本章节内容
选择综合工具
器件资源利用报告
Intel Quartus Prime消息
时序约束和分析
面积与时序优化
保持性能并减少编译时间
使用 Intel Hyperflex 进行设计
仿真
功耗分析
功耗优化

二级标题