Intel® Stratix® 10器件设计指南

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ID 683738
日期 9/24/2018
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文档目录
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Intel® Stratix® 10器件设计指南
Intel® Stratix® 10器件设计指南 x
设计流程 系统规范 器件选择 系统和电路板早期规划 电路板设计的管脚连接考量 I/O与时钟规划 设计输入 设计实现、分析、优化和验证 Intel® Stratix® 10器件设计指导文档修订历史
系统规范 x
设计规范 IP选择 Platform Designer
器件选择 x
器件类型 PLL和时钟布线 逻辑、存储器和乘法器密集度 I/O管脚数、LVDS通道和封装形式 速度等级 纵向器件移植
系统和电路板早期规划 x
早期功耗评估 散热管理和设计 散热管理的温度传感 电压传感器 器件配置规划 片上调试规划
器件配置规划 x
配置方案选择 配置功能 Intel® Quartus® Prime配置设置
配置方案选择 x
串行配置器件 下载电缆
Intel® Quartus® Prime配置设置 x
可选配置管脚 两用配置管脚
片上调试规划 x
片上调试工具 调试工具规划指导
电路板设计的管脚连接考量 x
器件上电 电源管脚连接和供电电源 配置管脚连接 板级相关的 Intel® Quartus® Prime设置 信号完整性考量 板级仿真和高级I/O时序分析
电源管脚连接和供电电源 x
去耦电容 PLL电路板设计指南 收发器电路板设计指南
配置管脚连接 x
配置管脚电压电平 时钟走线信号完整性 JTAG管脚 MSEL配置模式管脚 其他配置管脚
JTAG管脚 x
JTAG管脚连接 下载电缆操作电压 JTAG 信号缓冲
板级相关的 Intel® Quartus® Prime设置 x
未使用的管脚
信号完整性考量 x
高速电路板设计 电压参考管脚 同步切换噪声 I/O端接
I/O与时钟规划 x
FPGA管脚约束 早期管脚规划与I/O约束分析 I/O特性与管脚连接 时钟和PLL选择 PLL功能指导 时钟控制功能 I/O同步开关噪声
I/O特性与管脚连接 x
I/O信号类型 可选I/O标准和灵活的I/O Bank 存储器接口 两用和特殊管脚连接 Intel® Stratix® 10 I/O特性
PLL功能指导 x
时钟反馈模式 时钟输出
设计输入 x
设计建议 使用IP核 重配置 建议的HDL编码风格
设计实现、分析、优化和验证 x
选择综合工具 器件资源利用报告 Intel® Quartus® Prime消息 时序约束和分析 面积与时序优化 保持性能并减少编译时间 使用 Intel® Hyperflex™ 进行设计 仿真 功耗分析 功耗优化
时序约束和分析 x
建议的时序优化和分析约束
功耗优化 x
器件和设计功耗优化技术 Intel® Quartus® Prime功耗优化技术
器件和设计功耗优化技术 x
器件速度等级 时钟电源管理 存储器功耗降低 I/O功耗指导
Intel® Quartus® Prime功耗优化技术 x
Power Optimization Advisor
Intel® Stratix® 10器件设计指南

Intel® Stratix® 10器件设计指导文档修订历史

文档版本 修订内容
2018年09月24日
  • 在器件配置规划核查表中为使用PCIe，收发器通道，HPS，High Bandwidth Memory（HBM2）IP核或SmartVID的设计的配置指南添加了核查项。
  • 在其他配置管脚核查表中添加了关于SmartVID连接和VCC电压调节器的核查项。
2018年5月7日
  • 更新了器件类型核查表列表中的核查项目
  • 为下列小节中收发器文档添加了链接：
    • 速度等级
    • 纵向器件移植
    • 收发器电路板设计指导
  • 删除了NAND配置方案
  • 根据Intel更名原则重新命名如下IP核：
    • Intel FPGA S10 Temperature Sensor IP core重命名为Temperature Sensor Intel Stratix 10 FPGA IP core。
    • Virtual JTAG IP core更名为Virtual JTAG Intel FPGA IP core。
    • SLD_VIRTUAL_JTAG IP core更名为SLD_VIRTUAL_JTAG Intel FPGA IP core。
    • Stratix 10 External Memory Interfaces IP core更名为External Memory Interfaces Intel Stratix 10 FPGA IP core。
    • Stratix 10 Intel FPGA PHYLite for Parallel Interfaces IP core更名为PHYLite for Parallel Interfaces Intel Stratix 10 FPGA IP core。
    • Intel FPGA IOPLL IP core更名为IOPLL Intel FPGA IP core。
    • Stratix 10 Clock Control IP core更名为Clock Control Intel Stratix 10 FPGA IP core。
  • 删除了LPM_CONSTANT IP core。因为不支持 Intel® Stratix® 10器件。
日期 版本 修订内容
2017年12月 2017.12.12
  • 更新了设计规范核查表列表中的核查项目。
  • 更新了IP选择核查表列表中的核查项目。
  • 更新了PLL和时钟布线核查表列表中的核查项目
  • 更新了逻辑，存储器和乘法器密集度部分。
  • 在纵向器件移植核查表列表中添加了核查项目。
  • 在散热管理的温度传感部分添加了外部TSD信息。
  • 将热量信息添加到如下部分：
    • 早期功耗估算
    • 散热管理和设计
    • 散热管理的温度传感
  • 将标题数据压缩更改为配置比特流压缩。
  • 更新了可选配置管脚部分。
  • 在片上调试工具部分添加了关于Signal Tap嵌入式逻辑分析仪的说明。
  • 在电源管脚连接和供电电源核查表列表中添加了核查项目。
  • 更新了板级相关 Intel® Quartus® Prime设置核查表列表中的核查项目
  • 更新了存储器接口部分的链接。
  • 更新了两用和特殊管脚连接部分。
  • 更新了设计输入部分。
  • 删除了设计建议部分中关于设计助手的信息。
  • 更新了重配置部分。
  • 删除了设计实现，分析，优化和验证部分中关于正式验证的信息。
  • 更新了器件资源利用报告部分中关于报告所在位置的信息。
  • 更新了时序约束和分析部分。
  • 更新了建议的时序优化和分析约束核查表列表。
    • 删除了有关derive_pll_clocks的核查项目。
    • 添加了关于set_false_path和set_clock_groups的核查项目。
  • 更新了面积和时序优化部分。
  • 更新了使用 Intel® Hyperflex™ 进行设计部分中关于Hyper-Registers的说明。
  • 删除了仿真部分关于NativeLink的信息。
  • 将可编程电源块（power tiles）的信息从以下部分删除：
    • 电源优化
    • 器件速度等级
    • Intel® Quartus® Prime电源优化技术
  • 删除了以下部分：
    • 器件范围使能管脚
    • 寄存器上电水平和控制信号
    • 正式验证
  • 更新了以下术语：
    • Qsys更改为Platform Designer
    • OpenCore Plus更改为 Intel® FPGA IP Evaluation Mode
    • TimeQuest Timing Analyzer更改为Timing Analyzer
    • BluePrint Platform Designer更改为Interface Planner
  • 将IP名从Altera PHYLite for Parallel Interfaces更新为PHY Lite for Parallel Interfaces。
  • 更名为 Intel® 。
2017年2月 2017.02.13
  • 删除了早期管脚规划和I/O约束分析部分中的Start I/O Assignment Analysis命令。
  • 删除了增量编译功能。删除了以下主题：
    • 分成和基于团队设计的规划
    • 设计分区规划
    • 自下而上和基于团队流程的规划
    • 创建设计平面
  • 更新了功能名称。
    • SignalProbe更改为Signal Probe
    • 从工具名称中删除PowerPlay文字
2016年10月 2016.10.31 首次发布。
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