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1.1. Intel® Stratix® 10器件系列
1.2. Intel® Stratix® 10 FPGA和SoC中的创新
1.3. FPGA和SoC特性汇总
1.4. Intel® Stratix® 10结构图
1.5. Intel® Stratix® 10 FPGA和SoC系列规划
1.6. HyperFlex内核体系结构
1.7. 异构3D SiP收发器Tile
1.8. Intel® Stratix® 10收发器
1.9. PCI Express Gen1/Gen2/Gen3硬核IP
1.10. Interlaken PCS硬核IP
1.11. 10G以太网硬核IP
1.12. 外部存储器和通用I/O
1.13. 自适应逻辑模块(ALM)
1.14. 内核时钟
1.15. 小数分频综合PLL和I/O PLL
1.16. 内部嵌入式存储器
1.17. 精度可调DSP模块
1.18. 硬核处理器系统(HPS)
1.19. 电源管理
1.20. 器件配置和安全器件管理器(SDM)
1.21. 器件安全
1.22. 使用PCI Express的通过协议配置
1.23. 部分和动态重配置
1.24. 快进编译(Fast Forward Compile)
1.25. 单粒子翻转(SEU)检错和纠错
1.26. Intel® Stratix® 10 GX/SX器件概述的文档修订历史
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1.9. PCI Express Gen1/Gen2/Gen3硬核IP
Intel® Stratix® 10器件含有嵌入式PCI Express硬核IP,专为高性能,易用性,新增功能性和设计人员的工作效率而设计。
PCI Express硬核IP包括PHY、数据链路和输出层。它还支持x1/x2/x4/x8/x16通道配置中的PCI Express Gen1/Gen2/Gen3端点和根端口。PCI Express硬核IP能够独立于内核逻辑(自主模式)运行。该功能使PCI Express链路能够在100 ms内完成上电和链路训练,而同时其它器件仍在配置中。硬核IP还提供了附加的功能,更容易支持新兴功能,例如:Single Root I/O Virtualization (SR-IOV)和可选的协议扩展。
PCI Express硬核IP使用错误检查和纠正(ECC)已经改善了端到端(end-to-end)数据通路保护。此外,硬核IP支持Gen1/Gen2/Gen3速率的PCI Express总线上的通过协议的器件配置(CvP)。