Stratix 10 GX/SX器件概述

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ID 683729
日期 8/08/2018
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1. Intel® Stratix® 10 GX/SX器件概述
1. Intel® Stratix® 10 GX/SX器件概述 x
1.1. Intel® Stratix® 10器件系列 1.2. Intel® Stratix® 10 FPGA和SoC中的创新 1.3. FPGA和SoC特性汇总 1.4. Intel® Stratix® 10结构图 1.5. Intel® Stratix® 10 FPGA和SoC系列规划 1.6. HyperFlex内核体系结构 1.7. 异构3D SiP收发器Tile 1.8. Intel® Stratix® 10收发器 1.9. PCI Express Gen1/Gen2/Gen3硬核IP 1.10. Interlaken PCS硬核IP 1.11. 10G以太网硬核IP 1.12. 外部存储器和通用I/O 1.13. 自适应逻辑模块(ALM) 1.14. 内核时钟 1.15. 小数分频综合PLL和I/O PLL 1.16. 内部嵌入式存储器 1.17. 精度可调DSP模块 1.18. 硬核处理器系统(HPS) 1.19. 电源管理 1.20. 器件配置和安全器件管理器(SDM) 1.21. 器件安全 1.22. 使用PCI Express的通过协议配置 1.23. 部分和动态重配置 1.24. 快进编译(Fast Forward Compile) 1.25. 单粒子翻转(SEU)检错和纠错 1.26. Intel® Stratix® 10 GX/SX器件概述的文档修订历史
1.1. Intel® Stratix® 10器件系列 x
1.1.1. 可用选项
1.8. Intel® Stratix® 10收发器 x
1.8.1. PMA功能 1.8.2. PCS功能
1.18. 硬核处理器系统(HPS) x
1.18.1. Intel® Stratix® 10 HPS的主要特性
1. Intel® Stratix® 10 GX/SX器件概述

1.15. 小数分频综合PLL和I/O PLL

Intel® Stratix® 10器件含有多达32个小数分频综合PLL (fPLL)，用于收发器或者在内核架构中使用。

fPLL位于3D SiP收发器H-tile，每个tile有8个，与收发器通道相邻。通过综合单个参考时钟源中的多个时钟频率，fPLL可用于减少电路板所需的振荡器数量以及所需的时钟管脚数量。除了对收发器发送PLL综合参考时钟频率，fPLL也可以直接用于发送时钟。每个fPLL可以独立地配置成传统整数模式、或者三阶增量总和调制的增强型小数分频模式。

除了fPLL， Intel® Stratix® 10器件包含高达34个整数I/O PLL (IOPLL)，在内核架构中使用以简化外部存储器接口和高速LVDS接口的设计。IOPLL位于每个bank的48个通用I/O中，每个I/O bank 1个，在每个I/O bank中与硬核存储控制器和LVDS SerDes相邻。这使时序收敛更加容易，因为IOPLL与需要使用它们的I/O紧密地耦合在一起。IOPLL可用于内核中的通用应用，例如：时钟网络延迟补偿和零延迟时钟缓冲。

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