仅对英特尔可见 — GUID: cew1507060558713
Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
仅对英特尔可见 — GUID: cew1507060558713
Ixiasoft
6.2. 使用Design Partition Planner和Chip Planner创建分区和Logic Lock区域。
当Fitter在设计的其他部分运行时,使用带有设计分区的Logic Lock区域可保留块的位置。 Design Partition Planner和Chip Planner一起使用时,可创建分区和Logic Lock区域一定程度上利于实体的连接性和物理位置。
在 Intel® Quartus® Prime Pro Edition设计中使用该技术:
- 编译设计。
- 打开Chip Planner和Design Partition Planner。
- 单击Tools > Chip Planner
- 单击Tools > Design Partition Planner
- Chip Planner窗口中,前往Tasks窗格,并双击Report Design Partitions。
Report Design Partitions任务使得Chip Planner显示设计实体的物理位置,且使用的颜色与Design Partition Planner中实体的显示色相同。
- Chip Planner中,单击View > Bird's Eye View
Bird's Eye View打开。
- 在Design Partition Planner中,将所有较大实体从其父级中拖出。
或者,可右键点击实体并单击Extract from Parent。Chip Planner显示Design Partition Planner中出现的实体的物理布局,且两个工具间的着色一致。可在Chip Planner中查看物理布局和在Design Partition Planner中查看连接性。
- 确认不适合放置到Logic Lock区域的实体:
- Chip Planner显示要被物理性打散到器件的非连续区域的实体。
- Design Partition Planner显示与其他实体之间具有大量连接的实体。
- 将不适于放置到Logic Lock区域的实体返回到其父级。
或者,可右键点击实体并单击 Collapse to Parent。
- 右键单击实体,然后单击Create Design Partition为每个剩余实体创建一个分区。
- 右键单击分区,然后单击Create Logic Lock Region为每个分区创建一个Logic Lock区域。