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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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6.3.5.6. 使用Auto Sized Region的考量
如果使用 Auto/Floating Size/State Logic Lock区域,请考虑:
- Auto/Floating区域无法保留
- 验证您的Logic Lock区域不为空。如果为对区域约束任何实例,则Fitter会将尺寸减小为0 x 0,使得该区域无效。
- 区域可能与分区相关联,也可能无关联。当分区和 Auto/Floating Size/State Logic Lock区域组合时,可灵活解决特定适配挑战。然而,每添加一个约束都会减少可用的解决方案,过多约束会导致Fitter无法找到解决方案。具体示例如下:
- 如果分区在综合期间被保留或未被保留,则Logic Lock区域将逻辑限制与特定区域,同时允许Fitter优化分区内的逻辑,以及优化Logic Lock分区内的布局。
- 如果在布局,布线或最终阶段保留分区;Logic Lock不是有效布局边界,因为分区逻辑的位置已固定。
- 然而,如果Logic Lock区域被保留,Fitter避免将其他逻辑置于本区域中,有助于降低资源拥塞。
- Logic Lock区域的设置结果满足规格后,可进行如下操作:
- 将Logic Lock区域转换成 Fixed/Locked Size/State。
- 保留Logic Lock区域属性为 Auto/Floating Size/State并将区域用作“keep together”类型的功能。
- 如果Logic Lock区域也是一个分区,则可通过分区保留布局和布线并完整删除Logic Lock区域。