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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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6.3.7.5. 实例: Intel® Arria® 10 FPGA的最佳布局实践
Logic Lock区域必须考虑器件拓扑。
注: 最佳实践是,使用迭代设计流程定义资源布局。设置硬布局约束之前,可使用例如“Early Place Flow”之类的技术指导平面布局规划决策。
本实例介绍I/O Column约束在针对Intel® Arria® 10 FPGA设计的Logic Lock区域中的位置。
图 60. Intel® Arria® 10 FPGA中的I/O Column Intel® Arria® 10 FPGA中的I/O列(Column)位于器件的中间位置。信号仅能从面向器件边缘的列的侧面进出。
图 61. Intel® Arria® 10 FPGA中跨I/O Column的信号为了跨I/O列而路由的信号会增加布线延迟,且减低设计性能。
图 62. 关于 Intel® Arria® 10 FPGA中Logic Lock Region的策略性布局
- 如果Logic Lock区域包含与I/O列对接的寄存器,对该Logic Lock区域进行布局,以便其覆盖I/O列和内核逻辑,从而更好地访问与外部列边缘相邻的I/O列。
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对于高速信号,如果将Logic Lock区域放置到I/O列外部,则可获得最佳结果,因为适配器不太可能跨越列并引起延迟。