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3.2.3. 系统接口
这些系统接口允许此IP核通过PCIe链路与客户应用程序以及链路伙伴进行通信。
TX和RX串行数据
此差分,串行接口是Root Port与Endpoint之间的物理链路。此IP Core支持16个数据通路(lane),并在Gen3中以8 GT/s运行。每个通道包括一个TX和RX差分对。数据呈带状分布在所有可用通道上。
PIPE
PCIe IP Core和PHY间的并行接口。PIPE数据总线为32位。每个通路包含4个控制/数据位以及其它信号。串化之前其携带TLP数据。仅可用于仿真,并为调试提供更多可见性。
中断
Legacy中断,MSI和MSI-X中断皆由Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的外部控制和生成,以确保按照应用程序的需求分配中断资源的完全灵活性。
主机可通过将代表立即写入的描述符包含于其系统存储器中描述符列表的结尾来启动MSI。当Write Data Mover从其描述符队列上接收到此描述符时,就可执行存储器写以发送MSI,因为描述符本身包含必要的MSI信息(地址和数据)。
Avalon® -MM空间中的用户应用逻辑还可通过利用Bursting Avalon® Slave (BAS)接口启动MSI。
图 13. Interrupt Controller Integration与Endpoint Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*实例
Hard IP重新配置
该可选 Avalon® -MM接口允许运行中动态更新只读配置寄存器的值。在组件GUI中使能Enable HIP dynamic reconfiguration of PCIe read-only registers后可用。Hard IP状态和链路训练
此可选接口包括以下可用于调试的信号
- 链路状态信号
- 中断状态信号
- TX和RX奇偶校验错误信号
- 可纠正和不可纠正的错误信号