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1.7. 通道可用性
PCIe Hard IP通道限制
每个L-Tile或H-Tile收发器tile都包含一个PCIe Hard IP块。下表和图示显示了可能实现的PCIe Hard IP通道配置,不可用的通道数量以及可用于其他协议的通道数量。
图 2. 每收发器Tile的PCIe Hard IP通道配置
PCIe Hard IP配置 | Tile中剩余的不可用的通道数量 | Tile中剩余的可用通道的数量 |
---|---|---|
PCIe x8 | 0 | 16 |
PCIe x16 | 0 | 8 |
下表将所有收发器通道与可用tile中的PCIe Hard IP通道相对应。
Tile通道顺序 | PCIe Hard IP通道 | I/O Bank中的索引 | 左下Tile Bank编号 | 左上Tile Bank编号 | 右下Tile Bank编号 | 右上Tile Bank编号 |
---|---|---|---|---|---|---|
23 | N/A | 5 | 1F | 1N | 4F | 4N |
22 | N/A | 4 | 1F | 1N | 4F | 4N |
21 | N/A | 3 | 1F | 1N | 4F | 4N |
20 | N/A | 2 | 1F | 1N | 4F | 4N |
19 | N/A | 1 | 1F | 1N | 4F | 4N |
18 | N/A | 0 | 1F | 1N | 4F | 4N |
17 | N/A | 5 | 1E | 1M | 4E | 4M |
16 | N/A | 4 | 1E | 1M | 4E | 4M |
15 | 15 | 3 | 1E | 1M | 4E | 4M |
14 | 14 | 2 | 1E | 1M | 4E | 4M |
13 | 13 | 1 | 1E | 1M | 4E | 4M |
12 | 12 | 0 | 1E | 1M | 4E | 4M |
11 | 11 | 5 | 1D | 1L | 4D | 4L |
10 | 10 | 4 | 1D | 1L | 4D | 4L |
9 | 9 | 3 | 1D | 1L | 4D | 4L |
8 | 8 | 2 | 1D | 1L | 4D | 4L |
7 | 7 | 1 | 1D | 1L | 4D | 4L |
6 | 6 | 0 | 1D | 1L | 4D | 4L |
5 | 5 | 5 | 1C | 1K | 4C | 4K |
4 | 4 | 4 | 1C | 1K | 4C | 4K |
3 | 3 | 3 | 1C | 1K | 4C | 4K |
2 | 2 | 2 | 1C | 1K | 4C | 4K |
1 | 1 | 1 | 1C | 1K | 4C | 4K |
0 | 0 | 0 | 1C | 1K | 4C | 4K |