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1.1. 功能特性
Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*支持以下功能:
- 完成协议堆栈,包括Transaction(交易),Data Link(数据链路)以及作为硬IP的Physical Layer(物理层)实现。
- 支持Gen3 x16端点。
- 支持512-bit Avalon-MM接口连接到 Intel® Stratix® 10器件的Gen3 x16数据率Application Layer(应用层)。
- 支持Avalon-MM接口到Application Layer的地址宽度范围从10-bit至64-bit。
- Platform Designer设计实例演示参数化,设计模块和连接性。
- 标准 Avalon® -MM接口:
- 高吞吐量突发 Avalon® -MM从接口以及字节使能支持。
- 高吞吐量突发 Avalon® -MM主接口以及与字节使能支持相关联的1 - 7个Base Address Registers (BARs)。
- 针对DMA的高吞吐数据移动器支持:
- 将数据从 Avalon® -MM空间中的局部存储器移动到 PCIe* 空间中使用 PCIe* Memory Write (MWr) Transaction Layer Packets(TLPs)的系统存储器中。
- 将数据从 PCIe* 空间的系统存储器移动到 Avalon® -MM空间中使用 PCIe* Memory Read (MRd) TLPs的局部存储器。
- 多功能支持(最多4个功能)。
- 支持传统中断(INTx),Message Signaled Interrupts (MSI)和MSI-X。
- Advanced Error Reporting (AER): Intel® Stratix® 10器件中,Advanced Error Reporting在L和H收发器tile的PCIe Hard IP中始终启用。
- 完成超时检查
- 模块化实现,以选择用于特定应用程序的所需功能:
- 同时支持数据移动器和高吞吐量 Avalon® -MM从接口和主接口。
- Avalon® -MM从接口轻松访问整个 PCIe* 地址空间,无需任何 PCIe* 具体指示。
- 自主Hard IP模式,允许PCIe IP核在完成FPGA架构之前就开始运行。该模式默认开启。无法禁用。
- 在 Intel® Quartus® Prime Pro Edition的Platform Designer和IP Catalog中提供。
- 以250 MHz运行于-1或-2速度级 Intel® Stratix® 10器件。
- 易于使用:
- 无需许可证。
注: 有关本Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*和 Avalon® -MM Intel® Stratix® 10 Hard IP for PCIe* * (which can support configurations up to Gen3 x8)之间差异的列表,请参阅附录中 Avalon® -MM IP类型比较部分。