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B. Avalon-MM IP类型比较
功能特性 | Avalon® -MM Intel® Stratix® 10 Hard IP for PCIe* | Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe* | 注释 |
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PCIe Link Widths | x1/x2/x4/x8 | x16 | |
Lane Rates | 2.5/5/8 Gb/s | 8 Gb/s Lane Rate | |
Root Port Support | 支持 | N/A | |
Endpoint Support | 支持 | 支持 | |
Data Bus Width on Avalon-MM Interface(非突发) | 32-bit | N/A | |
Data Bus Width on Avalon-MM Interface(突发) | 256-bit | 512-bit | |
Application Layer clock | 250 MHz | 250 MHz | |
Maximum Payload Size (MPS) | 128/256/512 Bytes | 128/256/512 Bytes | 默认值为512。 |
Maximum Read Request Size (MRRS) | 128/256/512 Bytes | 128/256/512 Bytes | 默认值为512 |
Maximum Outstanding Read Requests(非突发) | 1 | N/A | |
Maximum Outstanding Read Requests(突发) | 32 | 64 | |
Maximum Burst Size(非突发) | 1个周期 | N/A | |
Maximum Burst Size(突发) | 16个周期 | 8个周期 | |
Byte Enable Granularity(非突发) | Byte | N/A | |
Byte Enable Granularity HPRXM(突发) | Byte | Byte | 对于单周期读取,支持字节粒度。对于多周期读取,所有字节使能有效。 |
Byte Enable Granularity HPTXS(突发) | Dword | Byte | |
Write Data Mover | WR_DMA interface | WRDM interface | |
Number of Descriptor Queues for Write Data Mover | One | Two | Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*具有1个普通描述符队列和1个优先描述符队列 |
Single Source Address Mode for Write Data Mover | N/A | 支持 | Platform Designer Interconnect可能增加用于Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的地址 |
Read Data Mover | RD_DMA接口 | RDDM接口 | |
Number of Descriptor Queues for Read Data Mover | One | Two | Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*具有1个普通描述符队列和1个优先描述符队列 |
Single Destination Address Mode for Read Data Mover | N/A | 支持 | Platform Designer Interconnect 可能增加用于Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的地址 |
Avalon-MM Slave | TXS接口 | N/A | |
Avalon-MM Master | RXM接口 | N/A | |
High-Performance Avalon-MM Slave | HPTXS接口 | BAS(Bursting Avalon-MM Slave)接口 | |
High-Performance Avalon-MM Master | HPRXM接口 | BAM(Bursting Avalon-MM Master)接口 | |
Simultaneous support for DMA modules and Avalon-MM masters and slaves | Yes | Yes | |
Multi-function Support | N/A | 最多4个功能(仅适用于H-Tile) | |
CRA (Configuration Register Access,配置寄存器访问) | CRA (Configuration Register Access) | N/A | |
CEB (Configuration Extension Bus,配置扩展总线) | CEB (Configuration Extension Bus) | N/A | |
MSI, MSI-X | MSI, MSI-X接口 | 不可作为单独的接口使用。可通过tl_cfg接口访问。 | 由于MSI和MSI-X管道未经过该IP核导出,因此可从tl_cfg接口提取需要发送到MSI或MSI-X的地址和数据信息。或者,如果已通过设置描述符中的bit [146]使能了立即写描述符,则也可从其中提取该信息。 |
External DMA Controller | 支持 | 支持 | 用户必须提供外部DMA控制器。设计实例包含一个DMA控制器作为实例。 |
Internal DMA Controller | 支持 | N/A | |
Number of RX Masters | 最多6个(每个BAR1个) | 带有BAR边带信号的Single Bursting Master。最多支持7个BAR(包括扩展ROM BAR) | 通过在BAM地址的管道扩展中包含BAR ID来支持多个BAR |
TPH (TLP Processing Hint) | N/A | N/A | |
ATS (Address Translation Service) | N/A | N/A | |
Error Handling | N/A | N/A | |
AER (Advanced Error Reporting) | 支持(始终使能) | 支持(始终使能) | |
Hard IP Reconfiguration | HIP_RECONFIG接口 | HIP_RECONFIG接口 | |
XCVR Reconfiguration | XCVR_RECONFIG接口 | XCVR_RECONFIG接口 | |
FPLL Reconfiguration | RECONFIG_PLL0接口 | RECONFIG_PLL0接口 | |
LC PLL Reconfiguration | RECONFIG_PLL1接口 | RECONFIG_PLL1接口 | |
Support for PCIe Link Inspector | 支持 | N/A | 支持最高Gen3x8的 Avalon® -ST和 Avalon® -MM。尚未支持Gen3x16。 |
Design Example Availability | Yes | Yes | |
Software Programming Model | 单个描述符队列在Data Mover中,所以同时进行的DMA事务无优先级。 | 由于不同的描述符队列,因而能更好确定同时进行DMA事务的优先级。改进了中断生成。 |