低延迟以太网10G MAC Intel® FPGA IP发布笔记

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ID 683308
日期 10/02/2019
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低延迟以太网10G MAC Intel® FPGA IP v19.3.0 低延迟以太网10G MAC Intel® FPGA IP v19.2.0 低延迟以太网10G MAC 低延迟以太网10G MAC Intel® FPGA IP v18.1 低延迟以太网10G MAC Intel® FPGA IP v18.0 Intel FPGA低延迟以太网10G MAC IP核v17.1更新1 Intel FPGA低延迟以太网10G MAC IP核v17.1 低延迟以太网10G MAC IP核v17.0 低延迟以太网10G MAC IP核v16.1 低延迟以太网10G MAC IP核v16.0 低延迟以太网10G MAC IP核v15.1 Intel FPGA低延迟以太网10G MAC IP核v15.0 低延迟以太网10G MAC IP核v14.1 低延迟以太网10G MAC IP核v14.0 Arria 10版 低延迟以太网10G MAC IP核v14.0 低延迟以太网10G MAC IP核v13.1 Arria 10版 低延迟以太网10G MAC IP核v13.1
低延迟以太网10G MAC Intel® FPGA IP发布笔记

Intel FPGA低延迟以太网10G MAC IP核v17.1

表 7.  v17.1 November 2017（2017年11月）
说明 影响
添加了对 Intel® Cyclone® 10 GX器件系列的支持。 仅 Intel® Quartus® Prime软件17.1及以后版本中支持该器件。
添加以下 Intel® Stratix® 10器件运行模式支持：
  • 10/100M/1G/2.5G
  • 10M/100M/1G/2.5G/10G
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添加了新功能—Peer-to-Peer（点对点）：
  • 添加了新参数—Enable peer-to-peer support。
  • 添加了新的时间戳寄存器：
    • 添加新的IEEE 1588v2 Egress TX信号—tx_egress_p2p_update和tx_egress_p2p_val[].
    • 添加新的IEEE 1588v2 Ingress RX信号—rx_ingress_p2p_val[]rx_ingress_p2p_val[]和rx_ingress_p2p_val_valid。
这些选项为可选。如果未升级IP核，则不具有这些新功能。
无法使用Enable time stamping参数启用Enable ECC on memory blocks参数 同时启用这两个参数时，IP核可能不会表现出预期行为。该情况存在于 Intel® Quartus® Prime Pro Edition和 Intel® Quartus® Prime Standard Edition 17.0及更早版本。
低延迟10G以太网MAC的设计实例：
  • 添加以下 Intel® Stratix® 10器件设计实例：
    • 10M/100M/1G/2.5G/10G Ethernet
    • 1G/2.5G Ethernet with IEEE 1588v2
    • 1G/2.5G/10G Ethernet with IEEE 1588v2
    • 10G USXGMII Ethernet
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在先前版本的 Intel® Arria® 10器件低延迟以太网10G MAC设计实例中，IOPLL和收发器PLL输出可能会经历额外的抖动。如果将级联的PLL输出，全局时钟或内核时钟作为源来获得基准时钟，就会产生额外抖动。为补偿该抖动，设计需要额外的约束。此问题已在 Intel® Quartus® Prime 17.1中修复。

如果要将具有早前 Intel® Quartus® Prime中这些额外约束的设计升级到 17.1，就必须修改这些约束。请参阅KDB页了解更多信息。
Intel® Stratix® 10器件中不支持10GBASE-R寄存器模式。 —
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