JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

文档版本 Intel® Quartus® Prime版本 IP版本 修订内容
2021.01.07 20.4 19.2.0
  • 将设计实例绑定和非绑定模式配置的Compiling and Testing the Design和Board Connectivity部份更新为最新信息。
  • 在表格：Supported JESD204B IP Core Parameter Configurations中删除了说明里对Bonding Mode的注释。
2020.10.05 20.3 19.2.0 在Compiling and Testing the Design和Board Connectivity部分中更新了 Intel® Stratix® 10 E-tile器件电路板信息的变更。
2020.09.10 20.2 19.2.0
  • 添加有关 Intel® Stratix® 10 E-tile器件的设计实例。现有设计实例支持 Intel® Stratix® 10 L-tile和H-tile器件。 Intel® Stratix® 10 E-tile设计实例使用 Intel® Stratix® 10 TX收发器信号完整性开发套件。
  • 更新了Compiling and Testing the Design，Board Connectivity, 和Hardware and Software Requirements中，在其中添加了有关 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit的信息。
  • 在Hardware Test for System Console Control Design Example部分中添加有关 Intel® Stratix® 10 E-tile器件的新规程，如下：
    • det_etile
    • run_load_PMA_configuration
    • load_adaptation_PMA_configuration
  • 将如下参数添加到Supported Configurations部分：
    • 收发器Tile
    • 使能收发器动态重配置
    • 使能自适应负载软IP
  • 更新了Functional Description部分中的框图，添加了有关 Intel® Stratix® 10 E-tile设计实例的信息。
  • 在 Platform Designer System Component部分添加有关 Intel® Stratix® 10 E-tile设计实例的Platform Designer系统框图和顶层Platform Designer地址映射。
  • 在Transceiver PHY Reset Controller，Parallel I/O和Changing the Data Rate or Reference Clock Frequency部分添加有关 Intel® Stratix® 10 E-tile器件的信息。
  • 在ATX PLL和Clocking Scheme部分添加注释说明ATX PLL不适用于 Intel® Stratix® 10 E-tile器件。
文档版本 Intel® Quartus® Prime版本 修订内容
2018.12.10 18.1
  • 更新了Supported Configurations部分中有关Enable manual F configuration，F和N' 的参数说明，并添加了F=3的配置信息。
  • 在Core PLL部分添加了一个计算F=3，串行数据率为6 Gbps时，实际帧时钟频率的实例。
  • 在Core PLL部分中，为各个F Parameter Settings表格的fTXframe和fRXframe 中添加了一行F=3内容。
  • 在System Interface Signals表格中，对avst_usr_din[LINK*TL_DATA_BUS_WIDTH-1:0]和avst_usr_dout[LINK*TL_DATA_BUS_WIDTH-1:0]信号的说明添加有关F=3的信息。
  • 在Compiling and Testing the Design部分添加了注意事项，以提示使用 Intel® Stratix® 10 GX FPGA开发板和 Intel® Stratix® 10 GX Transceiver Signal Integrity开发板以外的其他开发板时需要配置VID分配。
  • 编辑了ATX PLL中有关双工系列的说明。对于双工类，ATX PLL和CDR共享同一参考时钟管脚。
  • 编辑了Design Example Parameters中有关Generate HDL Parameter for Synthesis参数的说明。
2018.08.10 18.0
  • 在Reset Sequencer中添加有关 Intel® Stratix® 10器件的注释，以提示TX/RX置位就绪之前，TX/RX模拟和数组复位会先复位解除置位交替进行。
  • 将设计实例中的目标开发板从Signal Integrity (SI) 开发板更改为FPGA开发板。
  • 更新了 Intel® Stratix® 10 FPGA Development Kit Board Connectivity表格，在表格中添加了FPGA开发板信息。
  • 更新了“时钟控制GUI设置”图示。
  • 因为Windows限制而缩短如下Platform Designer文件名称：
    • altera_jesd204_ed_qsys_<data path>.qsys改为altjesd_ed_qsys_<data path>.qsys
    • altera_jesd204_subsystem_<data path>.qsys 改为altjesd_ss_<data path>.qsys
  • 编辑了Platform Designer System for System Console Control Design Example图示。
    • 删除了表示支持动态收发器重配置的信号连接。该设计实例并不支持动态收发器重配置。
    • 补充说明ATX PLL的输出可以是TX串行时钟或TX绑定时钟。
    • 将Note 1中的"Core PLL reset" 和"JESD204B IP core SerDes PHY reset"删除。这些复位为内部连接。
日期 版本 修订内容
2017年11月 2017.11.06
  • 添加了有关单工和双工ATX参考时钟频率的信息。
  • 将(altera_jesd204_ed_<data path>.sv)定义为 Core PLL中的顶层RTL文件。
  • 添加了Frame Clock and Link Clock Relationship子小节。
  • 定义了Changing the Data Rate or Reference Clock Frequency中的顶层RTL文件。
  • 更新了Changing the Data Rate or Reference Clock Frequency中需要修改的SDC约束。
  • 在Procedures in the main.tcl System Console Script表格中添加了get_master_index规程。
  • 更新了文档标题。
  • 将Qsys实例更新为Platform Designer。
2017年5月 2017.05.08
  • 在Directory Structure中添加了新目录和新的说明。
  • 更新了Generating the Design中的步骤。
  • 更新了设计实例的参数和Design Example Parameters的说明。
  • 在Simulating the Design中添加新的仿真器。
  • 更新了Compiling and Testing the Design中的步骤。
  • 添加了Hardware Test for System Console Control Design Example。
  • 更新了Supported Configurations中支持的配置。
  • 更新了预置设置。
  • 更新了JESD204B Design Example Block Diagram。
  • 更新了 Platform Designer System Components中的说明和图示。
  • 更新了设计实例的系统时钟。
  • 在System Interface Signals中添加了 tx_link_error, rx_link_error, and spi_SDIO信号。
  • 更新了Testbench。
2016年12月 2016.12.09 首次发布。
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