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1.1.4. 编译和测试设计
JESD204B参数编辑器支持在目标开发套件上运行设计实例。
执行如下步骤编译设计并编程开发板：
- 启动 Intel® Quartus® Prime软件并编译设计(Processing > Start Compilation)。
设计实例编译期间，自动加载设计实例的时序约束和管脚分配，以及设计组件。
- 要将开发板连接到主机，可通过USB电缆连接板上 Intel® FPGA Download Cable II组件，或者使用外部 Intel® FPGA Download Cable II模块连接外部JTAG连接器。
- 如果执行外部环回测试：
- 使用 Intel® Stratix® 10 GX FPGA Development Kit (H-tile)的设计需要将FMC环回卡插入FMC端口A连接器。
- 对于使用 Intel® Stratix® 10 TX Signal Integrity Development Kit (E-tile)的设计，需要按照电路板版本和通道绑定模式连接相应环回模块。
- 工程样本 (ES) 版本 (Revision A)和非绑定通道配置时，请将QSFP-DD环回模块连接到QSFP-DD 1x2连接器。
- 生产版 (Revision B)和非绑定通道配置时，将FMC+环回模块连接FMC+连接器。
- 而生产版 (Revision B) 和已绑定通道的配置，是将QSFP-DD环回模块连接QSFP-DD 1x2连接器。
- 上电电路板。
- 启动开发板中的Clock Control应用程序，并根据所选数据率设置时钟。
注： 如果选择Stratix 10 FPGA Development Kit，请参阅 Intel® Stratix® 10 GX FPGA Development Kit User Guide，或者如果选择Stratix 10 TX Signal Integrity Development Kit - E-tile，就请参阅 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit User Guide，了解有关使用Clock Control应用程序的更多信息。
表 3. 时钟设置 时钟名称 时钟频率 refclk_xcvr 在IP参数编辑器的PLL/CDR Reference Clock Frequency下拉菜单中选择频率。 refclk_core mgmt_clk 100 MHz 图 4. Intel® Stratix® 10 GX FPGA开发套件时钟控制界面设置本实例显示为6.144 Gbps数据率的时钟控制GUI设置，适用于使用 Intel® Stratix® 10 GX FPGA Development Kit的H-tile和L-tile器件。图 5. Intel® Stratix® 10 TX信号完整性开发套件时钟控制设置用于非绑定模式设计该实例显示非绑定配置设计实例的时钟控制GUI设置。该设计实例在使用 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit的E-tile器件上以6.144 Gbps运行（适用于Revision A和Revision B）。图 6. Intel® Stratix® 10 TX信号完整性开发套件时钟控制设置用于绑定模式设计该实例显示绑定配置设计实例的时钟控制GUI设置。该设计实例在使用 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit的E-tile器件上以6.144 Gbps运行（适用于Revision A和Revision B）。 - 使用 Intel® Quartus® Prime Programmer，通过生成的编程文件配置(.sof file)配置开发板上的FPGA。
注： 生成的设计实例包含用于 Intel® Stratix® 10 GX FPGA开发板和 Intel® Stratix® 10 TX Signal Integrity开发板的VID分配。如果设计针对的是其他板上的VID部分，则可以参阅 Intel® Stratix® 10 Power Management User Guide中的 Intel® Stratix® 10 Power Management and VID Interface Implementation Guide小节正确配置VID参数。如果设计针对非VID器件部分，便可忽略VID分配。