JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.3. 支持的配置

该设计实例仅支持有限的一组JESD204B IP参数配置。仅当参数配置与下表相匹配时，IP参数编辑器才支持生成设计实例。
注： 如果无法生成完全匹配所需参数设置的设计实例，可选择列表中最接近的可用参数生成设计实例。在 Intel® Quartus® Prime软件中手动修改生成后的设计参数以匹配需要的参数设置。请参阅JESD204B Intel® FPGA IP用户指南了解有关管理每个IP和传输层参数的详细规则和范围。请参阅Customizing the Design Example获得有关定制设计实例的更多信息。
表 7.  支持的JESD204B IP核参数配置下表列出JESD204B IP的参数。JESD204B IP参数由 JESD204B Intel® FPGA IP用户指南中所述的各种规则和范围管理。请参阅 JESD204B Intel® FPGA IP用户指南了解更多有关合法参数值的详细信息。如下给定数值范围应视为JESD204B Intel® FPGA IP用户指南中所述可用值的子集。
JESD204B IP参数 值
Wrapper Options Base和PHY
Data Path
  • Receiver
  • Transmitter
  • Duplex
JESD204B Subclass 1
Data Rate

任何有效值2

Transceiver Tile
  • E-Tile
  • H-Tile
注： 仅当您选择的 Intel® Stratix® 10器件既有H-tile也有E-tile时，该选项才可用。为器件选择需要的收发器tile。如果选择的 Intel® Stratix® 10器件仅有H-tile或E-tile其中之一，则系统自动选择支持的tile。请参阅表 8了解更多信息。
PCS Option
  • Enabled Hard PCS
  • Enabled Soft PCS
Bonding Mode
  • Bonded
  • Non-bonded
PLL/CDR Reference Clock Frequency 任何有效值
Enable Bit Reversal and Byte Reversal 任何有效值
Enable Transceiver Dynamic Reconfiguration

任何有效值
L
  • 1
  • 2
  • 4
  • 63
  • 8
M
  • 1
  • 2
  • 34
  • 4
  • 8
  • 16
  • 32
Enable manual F configuration
  • No
  • “Yes”仅用于如下配置：

    L=8, M=8, F=8, S=5, N’=12, N=12
F
  • 自动计算
  • 手动F配置仅可用于如下配置：

    L=8, M=8, F=8, S=5, N’=12, N=12
N 整数，范围12 – 16
N’
  • 16
  • 12仅用于如下配置：
    • L=8, M=8, F=8, S=5, N=12
    • F=3, N’=12, N=12
S 任何有效值
K 任何有效值
Enable Scramble (SCR) 任何有效值
CS 整数，范围0 – 3
CF 0
High Density User Data Format (HD)
  • 0
  • 1仅用于F=1
Enable Error Code Correction (ECC_EN) 任何有效值
Enable adaptation load soft IP 任何有效值
注： 仅适用于 Intel® Stratix® 10 E-tile器件。
表 8.  生成设计实例的器件部件编号
器件系列 所选器件部件编号 收发器Tile 选项 目标开发套件 在已生成设计实例中的器件部分编号
Intel® Stratix® 10 TX

例如：1ST280EY2F55E1VG

 E-tile

Intel® Stratix® 10 TX Signal Integrity development kit

1ST280EY2F55E1VG
H-tile

Intel® Stratix® 10 GX FPGA development kit

1SG280HU1F50E2VG

例如：1ST040EH1F35E1VG

 E-tile

Intel® Stratix® 10 TX Signal Integrity development kit

1ST280EY2F55E1VG
Intel® Stratix® 10 MX

例如： 1SM21BEU1F55E1VG

 E-tile

Intel® Stratix® 10 TX Signal Integrity development kit

1ST280EY2F55E1VG
H-tile

Intel® Stratix® 10 GX FPGA development kit

1SG280HU1F50E2VG

例如：1SM21BHN1F53E1VG

 H-tile

Intel® Stratix® 10 TX Signal Integrity development kit

1SG280HU1F50E2VG
Intel® Stratix® 10 DX

例如：1SD280PT1F55E1VG

 E-tile

Intel® Stratix® 10 TX Signal Integrity development kit

1ST280EY2F55E1VG
Intel® Stratix® 10 SX

例如：1SX280HH1F55I1VG

 H-tile

Intel® Stratix® 10 GX FPGA development kit

1SG280HU1F50E2VG
Intel® Stratix® 10 GX

例如： 1SG280HH1F55E1VG

 H-tile

Intel® Stratix® 10 GX FPGA development kit

1SG280HU1F50E2VG
相关信息
2 请参阅 JESD204B Intel® FPGA IP用户指南了解更多有关目标器件的最大和最小数据率。
3 L=6，仅当F=1时允许该值
4 M=3 is only allowed for L=6
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