JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 JESD204B IP 复位排序器 收发器PHY复位控制器 Avalon® 存储器映射桥接 JESD204B子系统地址映射 “JTAG到Avalon”主桥接 帧时钟和链路时钟的关系 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.5.1. Platform Designer系统单元

Platform Designer例化JESD204B IP核数据通路和支持的属性。

图 10.  Platform Designer系统用于 Intel® Stratix® 10 L-Tile和H-Tile器件的System Console Control设计实例
图 11.  Platform Designer系统用于 Intel® Stratix® 10 E-Tile器件的System Console Control设计实例

顶层Platform Designer系统例化以下模块：

  • Platform Designer系统
    • JESD204B子系统
    • JTAG到Avalon主桥接
    • 并行I/O (PIO)
    • ATX PLL（仅适用于 Intel® Stratix® 10 L-tile和H-tile器件）
    • Core PLL
    • 串行端口接口（SPI）—主模块

顶层Platform Designer系统主要功能如下：

  • 支持System Console控制设计实例
  • 支持3种数据通路类型：
    • 双工—TX和RX数据通路同时存在
    • 单工TX—仅TX数据通路存在
    • 单工RX—仅RX数据通路存在
  • JESD204B子系统，并行I/O和SPI主模块皆通过Avalon Memory-Mapped（Avalon-MM）接口连接“JTAG到Avalon”主桥模块。
  • JTAG到Avalon主桥通过System Console提供一个用户链接。可通过System Console界面中执行的Tcl脚本控制设计实例的行为。
  • TX数据通路流程：
    • 输入：TX传输层装配模块中的每收发器数据通道（lane） Avalon Streaming (Avalon-ST)输入为32-bit
    • 输出：TX串行输入
  • RX数据通路流程：
    • 输入：来自外部转换源或内部串行环回的RX串行数据
    • 输出：RX传输层拆卸模块中的每收发器数据通道Avalon Streaming (Avalon-ST)输出为32-bit
  • SPI主模块通过3线或4线SPI互连（取决于Generate 3-Wire SPI Module设置）至外部转换器SPI配置接口。
  • SPI主模块负责将配置数据串行传输到转换器端SPI接口。
  • ATX PLL生成的串行时钟是TX串行数据的工作时钟（ATX PLL仅适用于 Intel® Stratix® 10 L-tile和H-tile器件）
    • 生成的ATX PLL模块仅用于双工和单工TX数据通路
  • 内核PLL生成以下系统时钟：
    • 链路时钟
    • 帧时钟
图 12.  Intel® Stratix® 10 L-Tile和H-Tile器件的顶层Platform Designer地址映射
图 13.  Intel® Stratix® 10 E-Tile器件的顶层Platform Designer地址映射

Platform Designer中的JESD204B子系统

JESD204B子系统例化下列模块：

  • JESD204B Intel® FPGA IP
  • 复位排序器
  • Transceiver PHY复位控制器
  • Avalon-MM桥接

JESD204B IP

生成的设计实例是一个自含式系统，它的JESD204B IP核例化为其自有，不同于IP选项卡中生成的其他IP核。JESD204B IP基本内核和PHY层通过Avalon-MM互连连接System Console。JESD204B IP核使用3个独立Avalon-MM端口：

  • 基本内核TX数据通路—用于访问TX CSR
  • 基本内核RX数据通路—用于访问RX CSR
  • PHY层—用于访问PHY CSR

设计实例的结构因为JESD204B IP核参数的值而有所不同：

  • 数据通路：
    • 双工—有TX核RX数据通路和CSR接口
    • 仅TX—仅有TX数据通路和CSR接口
    • 仅RX—仅有RX数据通路和CSR接口

复位排序器

复位排序器是IP Catalog标准库中的标准Platform Designer组件。复位排序器生成以下系统复位来复位系统中的各种模块。

  1. Core PLL复位 — 复位内核PLL
  2. 收发器复位 — 复位JESD204B IP核PHY模块
  3. TX/RX JESD204B IP核CSR复位—复位TX/RX JESD204B IP核CSR
  4. TX/RX链路复位 — 复位TX/RX JESD204B IP核基本模块和传输层
  5. TX/RX帧复位 — 复位TX/RX传输层、上游和下游模块

复位排序器具有硬复位和软复位选项。硬复位端口连接到顶层设计中的全局复位输入管脚。通过Avalon-MM接口使用TCL脚本 (System Console control)执行软复位。置位硬复位或者软复位时，复位排序器按照预设排序循环复位各模块。下图显示复位顺序以及复位排序器输出端口如何对应将要复位的模块。

图 14. 复位排序
注： Intel® Stratix® 10 L-tile和H-tile器件中，准备TX/RX置位之前，TX/RX模拟和数字复位的复位解除置位交替进行。复位交替可能会导致较长的仿真时间。可能通过tx_analogreset_stat，tx_digitalreset_stat，rx_analogreset_stat和rx_digitalreset_stat分别观察TX和RX复位交替。

收发器PHY复位控制器

收发器PHY复位控制器是IP Catalog标准库中一个标准Platform Designer组件。该模块从复位排列器中获得收发器PHY复位输出，并生成收发器PHY模块的模拟和数字复位正确顺序。

收发器PHY复位控制器仅适用于 Intel® Stratix® 10 L-tile和H-tile器件。另一方面， Intel® Stratix® 10 E-tile器件的可配置复位控制器，嵌入在E-tile收发器PHY模块中，这样就可使用各个复位计数器控制各种复位输出的复位时序。

Avalon® 存储器映射桥接

JESD204B子系统中的所有Avalon-MM子模块都通过Avalon-MM互连连接到单个Avalon-MM桥接。该桥接是一个单一接口，用于Avalon-MM与子系统的输入和输出通信。

JESD204B子系统地址映射

要访问JESD204B子系统中子模块的地址映射，可点击Platform Designer窗口中的Address Map选项卡。

图 15.  Intel® Stratix® 10 L-Tile和H-Tile器件的JESD204B子系统地址映射
图 16.  Intel® Stratix® 10 E-Tile器件的JESD204B子系统地址映射

“JTAG到Avalon”主桥接

“JTAG到Avalon”主桥是IP Catalog标准库中的一个标准Platform Designer组件。该模块提供主机系统和Platform Designer系统之间的相应物理接口连接；JTAG位于主机端，而Avalon存储器映射位于Platform Designer系统端。主机系统通过JTAG接口发送字节编码流启动Avalon存储器映射事务。该模块支持读写功能，但不支持突发事务。

并行I/O

Parallel I/O（PIO）模块提供Avalon主桥（“JTAG到Avalon”主桥）的常规输入/输出（I/O）访问。可使用的两组32-bit PIO寄存器为：

  • 状态寄存器—HDL组件到Avalon主桥的输入
  • 控制寄存器—Avalon主桥到HDL组件的输出

顶层HDL文件已对寄存器进行了分配 (io_status为状态寄存器，io_control为控制寄存器）。下表说明状态寄存器和控制寄存器的信号连接性。

表 10.  状态寄存器的信号连接性
位 信号
0 Core PLL锁定
1 TX收发器准备就绪（仅双工和单工TX数据通路）
2 RX收发器准备就绪（仅双工和单工RX数据通路）
3 测试码型检查器数据错误（仅双工和单工RX数据通路）
4 TX链路错误（仅双工和单工TX数据通路）
5 RX链路错误（仅双工和单工RX数据通路）
6 所有TX PMA准备就绪（仅双工和单工TX数据通路）
7 所有RX PMA准备就绪（仅双工和单工RX数据通路）
31

0：表示H-tile或L-tile

1：表示E-tile
表 11.  控制寄存器的信号连接性
位 信号
0

TX到RX串行环回通路使能（仅 Intel® Stratix® 10 L-tile和H-tile双工数据通路）

30 全局复位
31 SYSREF

ATX PLL

注： 仅在选择双工或单工TX数据通路选项时，才可在 Intel® Stratix® 10 L-tile或 H-tile设计实例中使用该模块。

ATX PLL是IP Catalog标准库中的标准Platform Designer组件。该模块为收发器PHY模块提供低抖动串行时钟。ATX PLL的参考时钟输入来自外部源。

对于单工TX类型，JESD204B IP参数编辑器PLL/CDR Reference Clock Frequency下拉菜单中的频率选择被禁用。因此该设计实例生成ATX PLL的参考时钟频率为：

  • Hard PCS: data_rate/20
  • Soft PCS: data_rate/40

请参阅更改Data Rate或Reference Clock Frequency了解根据应用程序修改ATX PLL参考时钟频率的更多信息。

对于双工类型，ATX PLL和CDR共享同一参考时钟管脚。所以必须从IP参数编辑器的PLL/CDR Reference Clock Frequency下拉菜单选择频率。

有关ATX PLL参考时钟频率支持范围，请参阅 Intel® Stratix® 10 Device Datasheet。

内核PLL

内核PLL模块生成用于FPGA内核架构的时钟。IOPLL模块被例化用作内核PLL。

内核PLL使用外部时钟输入作为其参考时钟，并生成单个VCO的两个派生时钟。：

  • 链路时钟
  • 帧时钟
表 12.  内核PLL输出
时钟 公式 描述
链路时钟 串行数据率/40 该链路时钟是JESD204B IP内核链路层以及传输层的链路接口的工作时钟。
帧时钟 基于设置生成；请参阅表 13。 帧时钟是传输层、测试码型生成器和检 查器，以及FPGA内核架构中下 游模块的工作时钟。

帧参数中，当F参数为1，2或3时，得到的帧时钟频率很容易超出内核PLL生成和收敛时序的范围。顶层RTL文件，(altera_jesd204_ed_<data path>.sv)，定义帧时钟分频因子参数，F1_FRAMECLK_DIV（F = 1的情况) 以及F2_FRAMECLK_DIV（F = 2的情况）。F = 3时使用常数分频因子2。通过相应地加宽数据宽度， 使得传输层和测试码型生成器能以所需的帧时钟率分频因子运行。

注： JESD204B IP设计实例中，F1_FRAMECLK_DIV设置为4，F2_FRAMECLK_DIV设置为2。

以下实例说明如何得出帧时钟频率：

例如，串行数据率为10 Gbps且F = 1的实际帧时钟为：

(10000/(10 × 1)) / F1_FRAMECLK_DIV =  1000 / 4 = 250 MHz

例如，串行数据率为6 Gbps且F = 3的实际帧时钟为：

(6000/(10 × 3)) / 2 = 200 / 2 = 100 MHz

帧时钟和链路时钟的关系

帧时钟和链路时钟同步。生成的F模式下，link_clk周期与frame_clk周期的比率通过以下公式得出： 

link_clk period to frame_clk period ratio = 32xL/(MxSxN')
表 13.  各种F参数设置中的fTXframe和fRXframe
  • fTXlink是TX链路时钟频率。
  • fRXlink是RX链路时钟频率。
F参数 fTXframe(txframe_clk frequency) fRXframe(rxframe_clk frequency)
1 fTXlinkx(4/F1_FRAMECLK_DIV) fRXlinkx(4/F1_FRAMECLK_DIV)
2 fTXlinkx(2/ F2_FRAMECLK_DIV) fRXlinkx(2/F2_FRAMECLK_DIV)
3 fTXlinkx(2/3) fRXlinkx(2/3)
4 fTXlink fRXlink
8 fTXlink/2 fRXlink/2
注： Use Nondedicated Feedback Path选项默认为禁用，因而生成的IOPLL中该选项不可用。可在成功生成设计实例后，从IP参数编辑器中开启Use Nondedicated Feedback Path选项有效使用时钟资源。请参阅 Intel® Stratix® 10时钟和PLL用户指南中的时钟反馈模式部分了解有关该选项的更多信息。

SPI主模块

SPI主模块是IP Catalog标准库中的标准Platform Designer组件。该模块为收发器PHY模块提供低抖动串行时钟。ATX PLL的参考时钟输入由外部源提供。如果设计实例生成期间选择了收发器动态重配置选项，则ATX PLL的Avalon-MM接口通过Avalon-MM互连连接到Avalon主桥（JTAG到Avalon主桥以用于System Console控制，并接收来自Avalon主桥的配置指令。

该模块被配置为4线，24-bit宽接口。如果选择Generate 3-Wire SPI Module选项，就会例化另一个模块将SPI主模块的4线输出转换成3线。

请参阅 JESD204B Intel® FPGA IP用户指南了解有关SPI主模块的更多详细信息。

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