JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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文档目录
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
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1.2.5. 功能说明

该设计实例由多种组件组成。

下图显示设计实例的设计组件以及顶层信号。

图 9. JESD204B设计实例结构框图
  • Platform Designer系统
    • JESD204B子系统
    • JTAG到Avalon主桥接—仅用于System Console Control设计实例
    • 并行I/O (PIO)
    • ATX PLL（仅适用于 Intel® Stratix® 10 L-tile和H-tile器件）
    • Core PLL
    • 串行端口接口（SPI）—主模块
  • 测试码型生成器（仅用于双工和单工TX数据通路）
  • 测试码型检查器（仅用于双工和单工RX数据通路）
  • Assembler—TX传输层（仅用于双工和单工TX数据通路）
  • Deassembler—RX传输层（仅用于双工和单工RX数据通路）

本章节内容
Platform Designer系统单元
传输层
测试码型生成器
测试码型检查器
时钟方案

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