JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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文档目录
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
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1.2.5.5. 时钟方案

本设计实例的主要参考时钟为refclk_core和refclk_xcvr。这些时钟必须由单个外部源（例如，refclk_core和refclk_xcvr必须彼此同步）提供。refclk_core是内核PLL的参考时钟，而refclk_xcvr是TX/RX收发器PHY的参考时钟。内核PLL通过refclk_core生成link_clk和frame_clk。

link_clk是JESD204B Ip核链路层和传输层链路接口的工作时钟。frame_clk是传输层，测试码型生成器和检查器模块，以及下游模块的工作时钟。外部源提供的mgmt_clk的时钟，是Platform Designer组件Avalon存储器映射接口的工作时钟。

表 14.  设计实例的系统时钟
时钟 说明 源 工作时钟模块
refclk_core 内核PLL的参考时钟。 外部 Core PLL
refclk_xcvr ATX PLL（ Intel® Stratix® 10 L-tile和H-tile器件），TX PLL（ Intel® Stratix® 10 E-tile器件）和RX收发器PHY的参考时钟 外部 ATX PLL（ Intel® Stratix® 10 L-tile和H-tile器件），TX PLL（ Intel® Stratix® 10 E-tile器件），和RX收发器PHY
link_clk 链路层时钟 refclk_core JESD204B IP核链路层，传输层链路接口
frame_clk 帧层时钟 refclk_core 传输层、测试码型生成器和检查器、下游模块
mgmt_clk 控制平面时钟 外部 Avalon存储器映射接口
二级标题