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5.2. Altera GPIO Lite接口信号
根据您所指定的参数设置,不同的接口信号可用于Altera GPIO Lite IP内核。
信号名称 | 方向 | 说明 |
---|---|---|
pad_in | 输入 | 如果使用输入通道,就输入pad端口。 |
pad_in_b | 输入 | 如果使用输入路径并使能真或伪差分缓冲器,那么输入负向pad端口。 |
pad_out | 输出 | 如果使用输出路径,就输出pad端口。 |
pad_out_b | 输出 | 如果使用输出路径并使能真或伪差分缓冲器,那么输出负向pad端口。 |
pad_io | 双向 | 如果使用双向路径,就是双向pad端口。 |
pad_io_b | 双向 | 如果使用双向路径,并且使能真或伪差分缓冲器,就是双向负pad端口。 |
信号名称 | 方向 | 说明 |
---|---|---|
din | 输入 | 输入管脚接收的数据。 每个输入管脚的信号宽度:
|
dout | 输出 | 通过output管脚发送的数据。 每个输出管脚的信号宽度:
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oe | 输入 | 使能输出缓冲器的控制信号。该信号是有效高电平(HIGH)。 |
nsleep | 输入 | 使能输入缓冲器的控制信号。该信号是有效低电平(LOW)。 该信号适用于10M16、10M25、10M40和10M50器件。 |
信号名称 | 方向 | 说明 |
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inclock | 输入 | 对输入路径中的寄存器进行计时的输入时钟。 |
inclocken | 输入 | 当数据被时钟输入时进行控制的控制信号。该信号是有效高电平(HIGH)。 |
outclock | 输入 | 对输出路径中的寄存器进行计时的输入时钟。 |
ouctlocken | 输入 | 当数据被时钟输出时进行控制的控制信号。该信号是有效高电平(HIGH)。 |
信号名称 | 方向 | 说明 |
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aclr | 输入 | 将寄存器输出状态设置成0的异步清零的控制信号。该信号是有效高电平(HIGH)。 |
aset | 输入 | 将寄存器输出状态设置成1的异步预置的控制信号。该信号是有效高电平(HIGH)。 |
sclr | 输入 | 将寄存器输出状态设置成0的同步清零的控制信号。该信号是有效高电平(HIGH)。 |