MAX 10通用I/O用户指南

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ID 683751
日期 2/21/2017
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1. MAX® 10 I/O概述 2. MAX® 10 I/O体系结构和功能 3. MAX® 10 I/O设计考量 4. MAX® 10 I/O实现指南 5. Altera GPIO Lite IP内核参考 A. MAX 10通用I/O用户指南存档 B. MAX 10通用I/O用户指南的文件修订历史
1. MAX® 10 I/O概述 x
1.1. MAX® 10器件每种封装的I/O资源 1.2. MAX® 10 I/O纵向移植支持
2. MAX® 10 I/O体系结构和功能 x
2.1. MAX® 10 I/O 标准支持 2.2. MAX® 10 I/O单元 2.3. MAX® 10 I/O缓冲器 2.4. I/O标准匹配
2.1. MAX® 10 I/O 标准支持 x
2.1.1. MAX® 10 I/O标准电压和管脚支持
2.2. MAX® 10 I/O单元 x
2.2.1. MAX® 10 I/O Bank体系结构 2.2.2. MAX® 10 I/O Bank位置
2.3. MAX® 10 I/O缓冲器 x
2.3.1. 施密特触发器输入缓冲 2.3.2. 可编程I/O缓冲器功能
2.3.2. 可编程I/O缓冲器功能 x
2.3.2.1. 可编程开漏 2.3.2.2. 可编程总线保持 2.3.2.3. 可编程上拉电阻 2.3.2.4. 可编程电流强度 2.3.2.5. 可编程输出摆率控制 2.3.2.6. 可编程IOE延迟 2.3.2.7. PCI钳位二极管 2.3.2.8. 可编程预加重 2.3.2.9. 可编程差分输出电压 2.3.2.10. 可编程伪差分输出 2.3.2.11. 可编程动态断电
2.4. I/O标准匹配 x
2.4.1. 电压参考I/O标准匹配 2.4.2. 差分I/O标准匹配 2.4.3. MAX® 10片上I/O匹配
2.4.3. MAX® 10片上I/O匹配 x
2.4.3.1. OCT校准 2.4.3.2. MAX® 10 器件中的RS OCT
3. MAX® 10 I/O设计考量 x
3.1. 指南：VCCIO范围考量 3.2. 指南：电压参考I/O标准限制 3.3. 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 3.4. 指南：遵守LVDS I/O限制规则 3.5. 指南：I/O限制规则 3.6. 指南：模拟到数字转换器I/O限制 3.7. 指南：外部存储器接口I/O限制 3.8. 指南：复用配置管脚 3.9. 指南： MAX® 10 E144封装的时钟和数据输入信号
4. MAX® 10 I/O实现指南 x
4.1. Altera GPIO Lite IP内核 4.2. 验证管脚移植兼容性
4.1. Altera GPIO Lite IP内核 x
4.1.1. Altera GPIO Lite IP内核数据路径
4.1.1. Altera GPIO Lite IP内核数据路径 x
4.1.1.1. DDR输入路径 4.1.1.2. 输出使能的DDR输出路径
5. Altera GPIO Lite IP内核参考 x
5.1. Altera GPIO Lite参数设置 5.2. Altera GPIO Lite接口信号
1. MAX® 10 I/O概述
2. MAX® 10 I/O体系结构和功能
3. MAX® 10 I/O设计考量
4. MAX® 10 I/O实现指南
5. Altera GPIO Lite IP内核参考
A. MAX 10通用I/O用户指南存档
B. MAX 10通用I/O用户指南的文件修订历史

3.6. 指南：模拟到数字转换器I/O限制

如果使用模拟到数字转换器(ADC)模块，那么这些限制是适用的。

根据I/O的驱动强度， Quartus® Prime软件使用基于物理的规则来定义特定bank中所允许的I/O数量。这些规则是基于噪声的计算来分析ADC性能上I/O布局影响的准确性。

基于物理的规则适用于从下面的 Quartus® Prime软件版本开始的器件：

  • Quartus® Prime 14.1 — MAX® 10 10M04、10M08、10M40和10M50器件。
  • Quartus® Prime 15.0.1 — MAX® 10 10M02、10M16和10M25器件。

Intel强烈建议遵循这些指南以确保ADC性能。此外，实现基于物理规则时，遵循这些指南可以阻止 Quartus® Prime软件后续版本中额外的严重警告的出现。

表 16.  ADC使用相关的I/O限制—初始值下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或者任何双功能ADC I/O管脚作为ADC通道输入时的 MAX® 10器件封装对I/O的限制。
封装 限制/指南
全部 ADC采样期间禁止所有JTAG操作。在JTAG运行期间不保证ADC信噪和失真比 。

M153

U169

U324

F256

F484

F672

  • Banks 1A和1B — 您不能使用这些bank中的GPIO管脚。
  • Banks 2, 3, 4, 5, 6和7 — 您可以使用位于这些bank中的GPIO管脚。
  • Bank 8 — 可以使用这一bank中基于驱动强度的GPIO管脚的百分比：
    • 举一个例子，列出了F484封装的bank 8中支持的GPIO管脚的百分比，请参考表 17 9.
    • 使用低驱动强度(8 mA 或更低)和差分I/O标准。
    • 可以使用诸如RESET或CONTROL的静态管脚。
    • 这些bank中的GPIO管脚由基于物理的规则控制。 Quartus® Prime软件将会发出I/O设置违反任何基于物理规则的I/O的严重警告信息。

E144

  • Bank 1A, 1B, 2和8 — 您不能使用这些bank中的GPIO。
  • Banks 4和6 — 您可以使用位于这些bank中的GPIO。
  • Banks 3、5和7 — 根据驱动能力，可以使用这些bank中的GPIO管脚的百分比：
    • 关于所支持的GPIO管脚的百分比，请参考表 18。
    • 使用低驱动强度(8 mA或更低)和差分I/O标准。
    • 这些bank中的GPIO管脚由基于物理的规则控制。 Quartus® Prime软件将会发出I/O设置违反任何基于物理规则的I/O的严重警告信息。
表 17.   MAX® 10 F484封装中bank 8的I/O使用限制下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或任何双功能ADC I/O管脚作为ADC通道时I/O bank 8中的可用I/O管脚的百分比。关于每组中I/O标准的列表，请参考。
I/O标准 TX RX 总计 可用性 (%)
Group 1 18 18 36 100
Group 2 16 16 32 89
Group 3 7 11 18 50
Group 4 5 7 12 33
Group 5 4 6 10 28
Group 6 4 4 8 22
Group 7 0 8 8 22
表 18.   MAX® 10 E144封装中bank 3，5和7的I/O使用限制下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或任何双功能ADC I/O管脚作为ADC通道输入时bank 3，5和7中的可用I/O管脚的百分比。关于每组中I/O标准的列表，请参考。
I/O标准 Bank 3 Bank 5 Bank 7 器件I/O可用性(%)
TX RX 可用性(%) TX RX 可用性(%) TX RX 可用性(%)
Group 1 7 8 88 6 6 100 4 3 100 54
Group 2 7 8 88 6 6 100 4 3 100 54
Group 3 4 5 50 6 6 100 2 0 29 45
Group 4 3 4 39 5 5 83 0 0 0 39
Group 5 2 3 28 5 5 83 0 0 0 37
Group 6 1 2 17 5 5 83 0 0 0 35
Group 7 0 0 0 5 5 83 0 0 0 32
表 19.  根据驱动强度的I/O标准组分类
I/O标准组 I/O标准名称和驱动强度
Group 1
  • 2.5 V LVDS
  • 2.5 V RSDS
  • BLVDS，4 mA驱动强度
  • SLVS，4 mA驱动强度
Group 2
  • BLVDS，8 mA驱动强度
  • SLVS，8 mA驱动强度
  • Sub-LVDS，8 mA驱动强度
  • 1.8 V、1.5 V和1.2 V HSTL Class I，8 mA驱动强度
  • SSTL-15， 34 Ω或40 Ω
  • SSTL-135， 34 Ω或40 Ω
  • HSUL-12， 34 Ω或40 Ω
  • SSTL-2 Class I，8 mA驱动强度
  • SSTL-18 Class I，8 mA驱动强度
  • SSTL-15 Class I，8 mA驱动强度
  • 2.5 V和1.8 V LVTTL，4 mA驱动强度
  • 2.5 V、1.8 V、1.5 V和1.2 V LVCMOS，4 mA驱动强度
  • 1.8 V LVTTL，2 mA驱动强度
  • 1.8 V、1.5 V和1.2 V LVCMOS，2 mA驱动强度
Group 3
  • BLVDS，12 mA驱动强度
  • SLVS，12 mA驱动强度
  • Sub-LVDS，12 mA驱动强度
  • SSTL-2 Class I，10 mA或12 mA驱动强度
  • SSTL-18 Class I，10 mA或12 mA驱动强度
  • SSTL-15 Class I，10 mA或12 mA驱动强度
  • 1.8 V、1.5 V和1.2 V HSTL Class I，10 mA或12 mA驱动强度
  • SSTL-2， 50 Ω
  • SSTL-18， 50 Ω
  • SSTL-15， 50 Ω
  • 1.8 V、1.5 V和1.2 V HSTL，50 Ω
  • HSUL-12， 48 Ω
  • 2.5 V和1.8 V LVTTL，50 Ω
  • 2.5 V、1.8 V、1.5 V和1.2 V LVCMOS，50 Ω
  • 1.8 V LVTTL，6 mA或8 mA驱动强度
  • 1.8 V、1.5 V和1.2 V LVCMOS，6 mA或8 mA驱动强度
  • 3.0 V LVTTL，4 mA驱动强度
  • 3.0 V LVCMOS，4 mA驱动强度
Group 4
  • SSTL-18 Class II，12 mA驱动强度
  • 3.0 V LVTTL，50 Ω
  • 3.0 V LVCMOS，50 Ω
  • 2.5 V LVTTL，8 mA驱动强度
  • 2.5 V LVCMOS，8 mA驱动强度
  • 1.8 V LVTTL，10 mA或12 mA驱动强度
  • 1.8 V、1.5 V和1.2 V LVCMOS，10 mA或12 mA驱动强度
  • 3.3 V LVCMOS，2 mA驱动强度
Group 5
  • SSTL-2 Class II，16 mA驱动强度
  • SSTL-18 Class II，16 mA驱动强度
  • SSTL-15 Class II，16 mA驱动强度
  • 1.8 V和1.5 V HSTL Class II，16 mA驱动强度
  • 1.2 V HSTL Class II，14 mA驱动强度
  • SSTL-18， 25 Ω
  • SSTL-15， 25 Ω
  • SSTL-2， 25 Ω
  • 1.8 V、1.5 V和1.2 V HSTL，25 Ω
  • 2.5 V和1.8 V LVTTL，25 Ω
  • 2.5 V、1.8 V、1.5 V和1.2 LVCMOS，25 Ω
  • 1.8 V LVTTL，16 mA驱动强度
  • 1.8 V和1.5 V LVCMOS，16 mA驱动强度
  • 2.5 V LVCMOS，12 mA驱动强度
  • 2.5 V LVTTL，12 mA驱动强度
  • 3.0 V LVCMOS，8 mA驱动强度
  • 3.0 V LVTTL，8 mA驱动强度
  • 3.3 V LVTTL，4 mA或8 mA驱动强度
Group 6
  • 2.5 V LVTTL，16 mA驱动强度
  • 2.5 V LVCMOS，16 mA驱动强度
  • 3.0 V LVTTL，12 mA驱动强度
  • 3.0 V LVCMOS，12 mA驱动强度
  • 3.0 V LVTTL，25 Ω
  • 3.0 V LVCMOS，25 Ω
Group 7
  • 3.0 V LVTTL，16 mA驱动强度
  • 3.0 V LVCMOS，16 mA驱动强度
9 对于所有的封装，如果bank 8中的GPIO管脚数超过所支持的百分比，那么该软件会显示一条警告信息。
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