MAX 10通用I/O用户指南

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ID 683751
日期 2/21/2017
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文档目录
文档目录 x
1. MAX® 10 I/O概述 2. MAX® 10 I/O体系结构和功能 3. MAX® 10 I/O设计考量 4. MAX® 10 I/O实现指南 5. Altera GPIO Lite IP内核参考 A. MAX 10通用I/O用户指南存档 B. MAX 10通用I/O用户指南的文件修订历史
1. MAX® 10 I/O概述 x
1.1. MAX® 10器件每种封装的I/O资源 1.2. MAX® 10 I/O纵向移植支持
2. MAX® 10 I/O体系结构和功能 x
2.1. MAX® 10 I/O 标准支持 2.2. MAX® 10 I/O单元 2.3. MAX® 10 I/O缓冲器 2.4. I/O标准匹配
2.1. MAX® 10 I/O 标准支持 x
2.1.1. MAX® 10 I/O标准电压和管脚支持
2.2. MAX® 10 I/O单元 x
2.2.1. MAX® 10 I/O Bank体系结构 2.2.2. MAX® 10 I/O Bank位置
2.3. MAX® 10 I/O缓冲器 x
2.3.1. 施密特触发器输入缓冲 2.3.2. 可编程I/O缓冲器功能
2.3.2. 可编程I/O缓冲器功能 x
2.3.2.1. 可编程开漏 2.3.2.2. 可编程总线保持 2.3.2.3. 可编程上拉电阻 2.3.2.4. 可编程电流强度 2.3.2.5. 可编程输出摆率控制 2.3.2.6. 可编程IOE延迟 2.3.2.7. PCI钳位二极管 2.3.2.8. 可编程预加重 2.3.2.9. 可编程差分输出电压 2.3.2.10. 可编程伪差分输出 2.3.2.11. 可编程动态断电
2.4. I/O标准匹配 x
2.4.1. 电压参考I/O标准匹配 2.4.2. 差分I/O标准匹配 2.4.3. MAX® 10片上I/O匹配
2.4.3. MAX® 10片上I/O匹配 x
2.4.3.1. OCT校准 2.4.3.2. MAX® 10 器件中的RS OCT
3. MAX® 10 I/O设计考量 x
3.1. 指南：VCCIO范围考量 3.2. 指南：电压参考I/O标准限制 3.3. 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 3.4. 指南：遵守LVDS I/O限制规则 3.5. 指南：I/O限制规则 3.6. 指南：模拟到数字转换器I/O限制 3.7. 指南：外部存储器接口I/O限制 3.8. 指南：复用配置管脚 3.9. 指南： MAX® 10 E144封装的时钟和数据输入信号
4. MAX® 10 I/O实现指南 x
4.1. Altera GPIO Lite IP内核 4.2. 验证管脚移植兼容性
4.1. Altera GPIO Lite IP内核 x
4.1.1. Altera GPIO Lite IP内核数据路径
4.1.1. Altera GPIO Lite IP内核数据路径 x
4.1.1.1. DDR输入路径 4.1.1.2. 输出使能的DDR输出路径
5. Altera GPIO Lite IP内核参考 x
5.1. Altera GPIO Lite参数设置 5.2. Altera GPIO Lite接口信号
1. MAX® 10 I/O概述
2. MAX® 10 I/O体系结构和功能
3. MAX® 10 I/O设计考量
4. MAX® 10 I/O实现指南
5. Altera GPIO Lite IP内核参考
A. MAX 10通用I/O用户指南存档
B. MAX 10通用I/O用户指南的文件修订历史

4.1.1. Altera GPIO Lite IP内核数据路径

表 22.   Altera GPIO Lite数据路径模式
数据路径 模式
旁路 单个电阻 DDR
输入 数据从延迟单元到内核，旁路所有双数据速率的I/O (DDIO)。 全速率DDIO作为单寄存器操作。 全速率DDIO作为普通DDIO操作。
输出 数据从内核直接到延迟单元，旁路所有DDIO。 全速率DDIO作为单寄存器操作。 全速率DDIO作为普通DDIO操作。
双向 输出缓冲器驱动输出管脚和输入缓冲器。 全速率DDIO作为单寄存器操作。输出缓冲器驱动输出管脚和输入缓冲器。 全速率DDIO作为普通DDIO操作。输出缓冲器驱动输出管脚和输入缓冲器。输入缓冲器驱动一组三个触发器。

如果使用异步清零和预置信号，那么全部DDIO共享这些相同的信号。

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