Intel® Stratix® 10逻辑阵列模块和自适应逻辑模块用户指南

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ID 683699
日期 9/21/2018
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1. Intel® Stratix® 10 LAB和ALM概述 2. Intel® Hyperflex™ 寄存器 3. Intel® Stratix® 10 LAB和ALM体系结构和特性 4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史
3. Intel® Stratix® 10 LAB和ALM体系结构和特性 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. 本地和直链互联(Local and Direct Link Interconnects) 3.1.3. 进位链互联(Carry Chain Interconnects) 3.1.4. LAB控制信号
3.1.4. LAB控制信号 x
3.1.4.1. 清零逻辑控制(Clear Logic Control)
3.2. ALM x
3.2.1. ALM资源 3.2.2. ALM输出 3.2.3. ALM操作模式
3.2.3. ALM操作模式 x
3.2.3.1. 标准模式 3.2.3.2. 扩展LUT模式 3.2.3.3. 算术模式
3.2.3.3. 算术模式 x
3.2.3.3.1. 进位链(Carry Chain)
1. Intel® Stratix® 10 LAB和ALM概述
2. Intel® Hyperflex™ 寄存器
3. Intel® Stratix® 10 LAB和ALM体系结构和特性
4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史

2. Intel® Hyperflex™ 寄存器

Intel® Stratix® 10器件系列采用了 Intel® Hyperflex™ 内核体系结构。

Intel® Stratix® 10 LAB包含 Intel® Hyperflex™ 寄存器和用于重定时(retiming)的其他功能。 Intel® Hyperflex™ 寄存器位于ALM和进位链中。如Stratix 10 ALM连接详情图所示， Intel® Hyperflex™ 寄存器位于同步清零和时钟使能输入上，以增加或减少有效路径的延迟。在重定时(retiming)期间，所有的l Intel® Hyperflex™ 寄存器都能够被 Intel® Quartus® Prime软件使能和控制。

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