Intel® Stratix® 10逻辑阵列模块和自适应逻辑模块用户指南

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ID 683699
日期 9/21/2018
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1. Intel® Stratix® 10 LAB和ALM概述 2. Intel® Hyperflex™ 寄存器 3. Intel® Stratix® 10 LAB和ALM体系结构和特性 4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史
3. Intel® Stratix® 10 LAB和ALM体系结构和特性 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. 本地和直链互联(Local and Direct Link Interconnects) 3.1.3. 进位链互联(Carry Chain Interconnects) 3.1.4. LAB控制信号
3.1.4. LAB控制信号 x
3.1.4.1. 清零逻辑控制(Clear Logic Control)
3.2. ALM x
3.2.1. ALM资源 3.2.2. ALM输出 3.2.3. ALM操作模式
3.2.3. ALM操作模式 x
3.2.3.1. 标准模式 3.2.3.2. 扩展LUT模式 3.2.3.3. 算术模式
3.2.3.3. 算术模式 x
3.2.3.3.1. 进位链(Carry Chain)
1. Intel® Stratix® 10 LAB和ALM概述
2. Intel® Hyperflex™ 寄存器
3. Intel® Stratix® 10 LAB和ALM体系结构和特性
4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史

3.2.1. ALM资源

每个ALM均包含多种基于LUT的资源，可分成两个组合自适应逻辑LUT(ALUT)，一个两比特全加法器和四个寄存器。

通过使用两个组合ALUT的八个输入，一个ALM能够实现两种功能的各种组合。这一自适应性使ALM完全向后兼容四输入LUT体系结构。一个ALM也能够实现一组八输入功能。

一个ALM包含四个可编程寄存器。每个寄存器包含如下端口：

  • Data in
  • Data out
  • Clock
  • Clock enable
  • Synchronous clear
  • Asynchronous clear

全局信号，通用I/O (GPIO)管脚或者任何内部逻辑都可以驱动时钟使能信号，时钟和ALM寄存器的异步和同步清零控制信号。时钟使能信号优先于同步复位信号。

对于组合功能，寄存器被旁路，查找表(LUT)的输出和加法器直接驱动到ALM的输出。

图 6.  Intel® Stratix® 10 ALM高级结构图
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