Intel® Stratix® 10逻辑阵列模块和自适应逻辑模块用户指南

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ID 683699
日期 9/21/2018
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1. Intel® Stratix® 10 LAB和ALM概述 2. Intel® Hyperflex™ 寄存器 3. Intel® Stratix® 10 LAB和ALM体系结构和特性 4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史
3. Intel® Stratix® 10 LAB和ALM体系结构和特性 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. 本地和直链互联(Local and Direct Link Interconnects) 3.1.3. 进位链互联(Carry Chain Interconnects) 3.1.4. LAB控制信号
3.1.4. LAB控制信号 x
3.1.4.1. 清零逻辑控制(Clear Logic Control)
3.2. ALM x
3.2.1. ALM资源 3.2.2. ALM输出 3.2.3. ALM操作模式
3.2.3. ALM操作模式 x
3.2.3.1. 标准模式 3.2.3.2. 扩展LUT模式 3.2.3.3. 算术模式
3.2.3.3. 算术模式 x
3.2.3.3.1. 进位链(Carry Chain)
1. Intel® Stratix® 10 LAB和ALM概述
2. Intel® Hyperflex™ 寄存器
3. Intel® Stratix® 10 LAB和ALM体系结构和特性
4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史

3.1.4.1. 清零逻辑控制(Clear Logic Control)

LAB-wide信号控制ALM寄存器清零信号的逻辑。ALM寄存器直接支持同步和异步清零。每个LAB支持两个同步清零信号和两个异步清零信号，前提是清零信号的总数没有超过三个。

Intel® Stratix® 10器件提供了一个对器件中所有寄存器进行复位的全器件复位管脚(DEV_CLRn)。您可以在编译前在 Intel® Quartus® Prime软件中使能DEV_CLRn管脚。这一全器件复位覆盖所有其它控制信号。

图 5.  Intel® Stratix® 10 LAB-Wide控制信号
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