Intel® Stratix® 10逻辑阵列模块和自适应逻辑模块用户指南

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ID 683699
日期 9/21/2018
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1. Intel® Stratix® 10 LAB和ALM概述 2. Intel® Hyperflex™ 寄存器 3. Intel® Stratix® 10 LAB和ALM体系结构和特性 4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史
3. Intel® Stratix® 10 LAB和ALM体系结构和特性 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. 本地和直链互联(Local and Direct Link Interconnects) 3.1.3. 进位链互联(Carry Chain Interconnects) 3.1.4. LAB控制信号
3.1.4. LAB控制信号 x
3.1.4.1. 清零逻辑控制(Clear Logic Control)
3.2. ALM x
3.2.1. ALM资源 3.2.2. ALM输出 3.2.3. ALM操作模式
3.2.3. ALM操作模式 x
3.2.3.1. 标准模式 3.2.3.2. 扩展LUT模式 3.2.3.3. 算术模式
3.2.3.3. 算术模式 x
3.2.3.3.1. 进位链(Carry Chain)
1. Intel® Stratix® 10 LAB和ALM概述
2. Intel® Hyperflex™ 寄存器
3. Intel® Stratix® 10 LAB和ALM体系结构和特性
4. Intel® Stratix® 10 LAB和ALM用户指南的文档修订历史

3.1.4. LAB控制信号

每个LAB支持一个时钟驱动LAB中的ALM寄存器。LAB对ALM寄存器支持两个单独的时钟使能信号以及额外的清零信号。

此外，每个LAB控制模块驱动Hyper-Registers的时钟信号。在本地互联上有Hyper-Registers的单一时钟和位于ALM输入上的Hyper-Registers的额外时钟。

LAB行时钟[5..0]和LAB本地互联生成LAB范围(LAB-wide)的控制信号。低偏斜时钟网络将全局信号分布到行时钟[5..0]。MultiTrack互联包含用于高效布线的不同长度和速度的连续的，性能优化的布线。 Intel® Quartus® Prime Compiler对更快互联上的关键设计路径进行自动布线，以提高设计性能并优化设计资源。

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