Intel® Stratix® 10 GX收发器信号完整性开发套件用户指南

ID 683206
日期 10/11/2017
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4.8.2. 通用时钟

除了收发器专用时钟,也为FPGA全局CLK输入提供了5个其它的时钟源,用于通用FPGA的设计,如下图所示。

这些时钟的使用情况如下:
  • 通过SL18860缓冲的50 MHz振荡器用于 Nios® II应用。USB_FPGA_CLK驱动来自板载 Intel® FPGA Download Cable的电路。
  • 25 MHz晶体提供给一个ICS557-03扩频差分时钟缓冲器。下表显示了扩频缓冲器中可用的频率和向下扩展百分比。
  • SMA连接器中的外部差分时钟源。到SMA连接器的专用差分输出时钟。
  • 2个Si5341 PLL提供了3个时钟输出。
    • CLK_S10_BOT_100M: 100 MHz LVDS standard
    • CLK_S10_TOP_125M: 125 MHz LVDS standard
    • FPGA_OSC_CLK_1: 125 MHz 1.8V CMOS standard
  • 另一个时钟源是FMC子卡的时钟。
图 9. FPGA时钟
表 12.  扩频时钟的设置和频率
扩频时钟缓冲 (输入) 输出时钟选择 (MHz) 扩频 (%)
SS1/S1 SS0/S0  
0 0 25 (默认) 中间+/-0.25
0 1 100 向下-0.5
1 0 125 向下-0.75
1 1 200 无扩频