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4.4.2. 从闪存中编程FPGA
下图显示了MAX V + Flash AvSTx32模式配置实现的详细原理结构图。
注： 通过PFL II内核的CFI Flash编程的典型JTAG时钟频率为16 MHz。如果使用16 Mhz编程失败，您也可以尝试使用较低的频率，例如6 MHz。
图 6. MAX V + Flash AvSTx32配置结构图
一旦成功地初始化FPGA并且处于用户模式后，CPLD将对其Flash接口信号进行三态，进而避免与FPGA的争用。提供了PGMSEL变光开关(S10)，以便在存储于Flash上的两个POF文件(FACTORY和USER)之间进行选择。
Parallel Flash Loader II (PFL II) Megafunction用于实现 MAX® V CPLD中的AvSTx32配置。PFL II Megafunction从闪存中读取数据，并将其转换成AvST格式。这些数据通过专用的AvST CLK和FPGA Config Data [31:0]管脚，以相应的时钟速率(如25 MHz、50 MHz和100 MHz)被写入到 Intel® Stratix® 10 GX FPGA器件中。
将 Intel® MAX® V 5M2210ZF256FBGA CPLD用作AvST下载控制器以及两个1G的Flash器件就可以实现。闪存将是Numonyx 1.8V core、1.8V I/O 1 Gigabit CFI NOR型器件(P/N: PC28F00AP30BF)。 MAX® V CPLD与 Intel® Stratix® 10 GX FPGA共享CFI Flash接口。在 MAX® V CPLD和 Intel® Stratix® 10 GX FPGA之间无需仲裁来访问Flash，因为CPLD只有在FPGA初始化之前才能访问。
在POWER-ON或RESET(重配置)后， MAX® V器件将在AvSTx32模式下配置 Intel® Stratix® 10 GX FPGA，使用FACTORY POF或USER DEFINED POF进行配置，则取决于FACTORY_LOAD的设置。
MSEL[2:0]管脚表明选择哪种配置方案。AvSTx32方案的出厂默认条件是[000]。
对于不同的配置模式，必须根据下表来设置MSEL [2:0]信号：
| 配置方案 | MSEL [2:0] |
|---|---|
| Avalon-ST (x32) | 000 |
| Avalon-ST (x16) | 101 |
| AS (正常模式) | 011 |
| 仅JTAG | 111 |
| 不支持 | Other sSettings |