Intel® Stratix® 10 GX收发器信号完整性开发套件用户指南

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ID 683206
日期 10/11/2017
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文档目录
文档目录 x
1. 概述 2. 入门 3. 开发板设置 4. 电路板组件 5. 系统功耗 6. 电路板测试系统(Board Test System) 7. 电路板更新门户(Board Update Portal) A. 附加信息 B. 修订历史
1. 概述 x
1.1. 通用板说明 1.2. 建议的操作条件 1.3. 处理开发板
2. 入门 x
2.1. 安装Quartus Prime软件 2.2. 安装开发板 2.3. 安装 Intel® FPGA Download Cable驱动程序
3. 开发板设置 x
3.1. 设置开发板 3.2. 出厂默认开关和跳线设置
4. 电路板组件 x
4.1. 电路板概述 4.2. Stratix 10 GX FPGA 4.3. MAX V CPLD系统控制器 4.4. FPGA配置 4.5. 状态单元 4.6. 设置单元 4.7. 用户输入-输出(Input-Output)组件 4.8. 时钟电路 4.9. 收发器通道 4.10. 通信端口 4.11. 闪存
4.4. FPGA配置 x
4.4.1. 通过嵌入式USB-Blaster进行FPGA编程 4.4.2. 从闪存中编程FPGA 4.4.3. 通过外部USB-Blaster进行FPGA编程
4.7. 用户输入-输出(Input-Output)组件 x
4.7.1. 用户定义的按钮 4.7.2. 用户定义的DIP开关 4.7.3. 用户定义的LED 4.7.4. 字符LCD
4.8. 时钟电路 x
4.8.1. 收发器专用时钟 4.8.2. 通用时钟 4.8.3. 嵌入式USB-Blaster时钟
5. 系统功耗 x
5.1. 功耗指南 5.2. 电源 5.3. 功耗管理 5.4. 配电系统 5.5. 热限制和保护指南
6. 电路板测试系统(Board Test System) x
6.1. 准备电路板 6.2. 运行Board Test System 6.3. 使用Board Test System
6.3. 使用Board Test System x
6.3.1. Configure菜单 6.3.2. System Info选项卡 6.3.3. GPIO选项卡 6.3.4. Flash选项卡 6.3.5. FMCA选项卡 6.3.6. FMCB选项卡 6.3.7. LPBK选项卡 6.3.8. MXP选项卡 6.3.9. SMA选项卡 6.3.10. QSFP and SFP+选项卡 6.3.11. CFP4选项卡 6.3.12. 功率监视器(Power Monitor) 6.3.13. 时钟控制器(Clock Controller)
7. 电路板更新门户(Board Update Portal) x
7.1. 连接到Board Update Portal 7.2. 使用Board Update Portal
A. 附加信息 x
A.1. 安全和监管信息 A.2. 合规性与一致性信息
A.1. 安全和监管信息 x
A.1.1. 安全警告 A.1.2. 安全注意事项
B. 修订历史 x
B.1. 用户指南的修订历史
1. 概述
2. 入门
3. 开发板设置
4. 电路板组件
5. 系统功耗
6. 电路板测试系统(Board Test System)
7. 电路板更新门户(Board Update Portal)
A. 附加信息
B. 修订历史

4.4.3. 通过外部USB-Blaster进行FPGA编程

JTAG链支持使用外部USB-Blaster电子狗或者板载USB-II Blaster通过USB接口连接器对 Intel® Stratix® 10 GX FPGA和 MAX® V CPLD器件进行编程。

在电路板启动期间，万一板载USB-Blaster II有问题，作为后备方案，可以使用外部USB-Blaster电子狗，通过外部Blaster 2x5管脚0.1"编程插头(J14)来编程 Intel® Stratix® 10和 MAX® V CPLD。

在电路板上提供了另一个2x5管脚0.1"垂直无遮蔽插头(J15)用于编程 Intel® MAX® 10_Blaster FPGA，进而可以配置板载USB Blaster电路。一旦配置好且可运行板载Blaster后，板载Blaster可被用于编程后续的 Intel® Stratix® 10 GX FPGA和 MAX® V CPLD。

板载Blaster JTAG链按如下顺序连接4个JTAG节点，可通过变光开关SW3的设置选择旁路 Intel® Stratix® 10、 MAX® V、FMC A或FMC B：
  • Switch closed/ON：旁路相应的JTAG节点。
  • Switch open/OFF：在JTAG链中使能了相应的JTAG节点。

J14 Header的Pin 2用于禁用嵌入式USB Blaster，将其连接到上拉电阻的嵌入式Blaster的低电平有效禁用管脚。由于配对Blaster电子狗中Pin 2为GND，当电子狗连接到JTAG插头时，嵌入式Blaster被禁用，才能避免与外部USB Blaster电子狗争用数据。

图 7. JTAG链
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